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  1. 4位二进制数乘法器的FPGA实现

  2. 乘法器是数字系统中的基本逻辑器件，在很多应用中都会出现如各种滤波器的设计、矩阵的运算等。乘法器的设计方法很多，和加法器一样它可以认为是一个组合电路。本实验借助于FPGA设计一个通用的4位乘法器，开发软件为Xilinx的ISE10。还需要安装第三方仿真软件，如ModelSim等，选用芯为Spartan2。通过对乘法器的设计明白FPGA开发的优越性和整个FPGA的开发流程。

  3. 所属分类：硬件开发

    • 发布日期：2009-05-17
    • 文件大小：2mb
    • 提供者：tangyunduan

  1. 基于以太网的多FPGA矩阵乘法并行计算系统设计

  2. ：在过程控制、图像处理等应用领域中需要用到大量的矩阵乘法操作，并且矩阵乘法的计算性能是系统性能的关键因 素。本文设计了一个基于以太网的双精度浮点矩阵乘法并行计算系统，并在K(1()S KUV 8(/5*SB66 V/-开发平台上进行了原型验 证。系统中主机负责将计算任务分配及将计算数据发送给计算单元。当多个计算单元需要相同的数据进行计算时，主机采用 广播方式将数据发送所有单元，有效降低了系统的通信开销。计算单元中采用的矩阵乘法器针对稀疏矩阵乘法进行了优化，能 够避免零元素块参与计算而提高系统性

  3. 所属分类：硬件开发

    • 发布日期：2009-08-20
    • 文件大小：250kb
    • 提供者：yang0901

  1. blackfin六维矩阵相乘优化（汇编程序编写）

  2. 实验要求： 参考例程中的Optimazation文件夹中的方法，把实验二中的矩阵相乘程序优化（E=A*B+C*D） 例程中的Optimazation的说明： Optimazation 优化过程  未经优化的C语言程序：C program - Un Optimzied  使用汇编语言优化程序 ：Asm program Un Optimized  使用硬件循环优化程序： Hardware Loop  利用两个乘法累加器优化程序 ：using 2 MAC operation  利用并行指令

  3. 所属分类：硬件开发

    • 发布日期：2010-05-22
    • 文件大小：15kb
    • 提供者：dengxihai123

  1. 基于总体性能优化的矩阵乘法器设计与实现

  2. 基于总体性能优化的矩阵乘法器设计与实现，希望有帮助，，

  3. 所属分类：其它

    • 发布日期：2012-11-26
    • 文件大小：628kb
    • 提供者：zhang0804140227

  1. 稀疏矩阵的乘法器

  2. void create(SMatrix &TM) ; int LocateELem(SMatrix M,int i,int j,int e) ; void InsertSortMatrix(SMatrix &TM); void disp(SMatrix TM) ; int value(SMatrix T,int i,int j); int Mult_SMatrix(SMatrix A,SMatrix B,SMatrix &C);

  3. 所属分类：C++

    • 发布日期：2014-12-25
    • 文件大小：15kb
    • 提供者：qq_22234705

  1. 基于FPGA的矩阵乘法器

  2. 该代码是基于FPGA的矩阵乘法器的代码，可以实现32x32大小有符号矩阵相乘，开发环境是ISE，用modelsim进行仿真

  3. 所属分类：嵌入式

    • 发布日期：2015-06-23
    • 文件大小：14mb
    • 提供者：qishi2014

  1. vc++6.0 编写的矩阵乘法器

  2. vc++6.0 编写的矩阵乘法器。支持6*6阶以下的（含6*6）矩阵乘法运算。

  3. 所属分类：C++

    • 发布日期：2008-11-30
    • 文件大小：1mb
    • 提供者：shaohua8886

  1. 有限域GF128,128位矩阵乘法器代码

  2. 伽罗瓦域GF(2^128)乘法器是Ghash算法(一种用于加解密系统散列算法)的核心部件，其速度与硬件开销决定着整个Ghash模块的整体性能。本文通过Arash Reyhani-Masoleh 提出的一种算法，进行分析设计，然后用Verilog编程进行仿真，最后用Synplify 进行综合。最后，通过与一些其他的乘法器实现方法相比较，可以知道，依现在的硬件来看也是很容易实现。

  3. 所属分类：嵌入式

    • 发布日期：2018-01-09
    • 文件大小：31mb
    • 提供者：qq_39578222

  1. FPGA运算资料

  2. FPAG verilog 主要是FPGA矩阵乘法运算资料 一般的快速乘法器通常采用逐位并行的迭代阵列结构，将每个操作数的N位都并行地提交给乘法器。但是一般对于FPGA来讲，进位的速度快于加法的速度，这种阵列结构并不是最优的。所以可以采用多级流水线的形式，将相邻的两个部分乘积结果再加到最终的输出乘积上，即排成一个二叉树形式的结构，这样对于N位乘法器需要lb（N）级来实现。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-26
    • 文件大小：4mb
    • 提供者：zhouxinlin2009

  1. 基于FPGA的矩阵乘法器

  2. 该代码是基于FPGA的矩阵乘法器的代码，可以实现32x32大小有符号矩阵相乘，开发环境是ISE，用modelsim进行仿真

  3. 所属分类：嵌入式

    • 发布日期：2020-02-01
    • 文件大小：13mb
    • 提供者：rikliu

  1. 一种极低IO带宽需求的大维度矩阵链式矩阵乘法器设计

  2. 大维度矩阵乘法常采用子矩阵分块法实现，子矩阵的最大规模决定了整个矩阵乘法执行速度。针对经典脉动结构直接处理的矩阵规模受IO带宽限制严重的问题，提出了一种极低IO带宽需求的大维度矩阵链式乘法器结构，并完成了硬件设计实现与性能验证工作。主要工作如下：(1)优化了矩阵乘法的数据组织，实现输入矩阵规模与IO带宽无关，能够最大限度地利用器件内部逻辑和存储资源；(2)根据优化后数据组织形式设计了链式乘法器硬件，实现源数据计算和传输重叠操作；(3)增强乘法器对矩阵规模的适应性，所设计的链式乘法器可实时配置为多

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：779kb
    • 提供者：weixin_38674616

  1. 基于FPGA加速的卷积神经网络识别系统

  2. 针对卷积神经网络(CNN)在通用CPU以及GPU平台上推断速度慢、功耗大的问题，采用FPGA平台设计了并行化的卷积神经网络推断系统。通过运算资源重用、并行处理数据和流水线设计，并利用全连接层的稀疏性设计稀疏矩阵乘法器，大大提高运算速度，减少资源的使用。系统测试使用ORL人脸数据库，实验结果表明，在100 MHz工作频率下，模型推断性能分别是CPU的10.24倍，是GPU的3.08倍，是基准版本的1.56倍，而功率还不到2 W。最终在模型压缩了4倍的情况下，系统识别准确率为95%。

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：401kb
    • 提供者：weixin_38701312

  1. 基于矩阵乘法器的MP3解码优化设计

  2. 介绍了MP3解码器的工作原理，分析了各个解码环节的计算量和消耗时间。将MP3解码过程中耗时最多的子带综合滤波环节使用矩阵乘法器单元做了优化和改进，提出一种可大幅度提高MP3实时解码效率的软硬件协同设计方法，并在SoC仿真平台上得到实时验证，达到了较好的优化效果。由于SoC的设计方法比较灵活，可以根据实际需要设计硬件模块，所以该设计具有方便、灵活和可靠性高等特点，是工程实用价值较高的解码器。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：202kb
    • 提供者：weixin_38719890

  1. EDA/PLD中的Spartan-3器件内部互连结构和交叉矩阵

  2. Spartan-3器件采用可编程高性能的分段路由结构，特殊的交换矩阵保证了其内部的路由，使延时可预测。基于矢量的内部互连和分段连接特性，使任何方向相邻的CLB模块之间具有相同的延时和性能。Spartan-3器件内部所有的功能单元，如块存储器、乘法器模块、DOM模块、CLB和IOB等。每个功能单元与一个或多个交换矩阵组成一个互连块都需通过这个交换矩阵实现内部互连，如图1所示。 　　图1 4种不同的互连块 　　Spartan-3器件提供丰富的布线资源，这些资源具有不同的功能、互连特性和延时，

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：139kb
    • 提供者：weixin_38675232

  1. RFID技术中的TI发布可定制编程的3-PLL时钟合成器/乘法器/除法器

  2. TI推出的CDC706是目前市场上体积最小且功能强大的PLL合成器/乘法器/除法器之一。尽管其物理外形非常小巧，但却极为灵活。该器件能够在特定输入频率下生成几乎独立的输出频率。  　　输入频率可通过LVCMOS、差动输入时钟或单个晶振产生。通过SMBus数据接口控制器可以选择相应的输入波形。  　　为了获得独立的输出频率，每个PLL的参考除法器M都能设置于1至511的范围内，反馈除法器N则可设置于1到4095的范围内。然后将PLL - 压控振荡器(VCO)频率路由至可自由编程的输出开关矩阵，再路

  3. 所属分类：其它

    • 发布日期：2020-11-27
    • 文件大小：68kb
    • 提供者：weixin_38609401

  1. 通信与网络中的用FPGA设计软件无线电和调制解调器

  2. 本文以16-QAM RF发射数据泵的设计为例，介绍利用FPGA设计数字滤波器的技巧和器件选择方法，说明执行分布式计算时FPGA比DSP的优越之处。 所有数字逻辑的基本结构 16-QAM调制器 编码和码元映射 平方根升余弦滤波器 设计技巧 5 MHz载波 分布式计算(DA)技术 滤波器的实现     用现场可编程门阵列(FPGA)设计软件无线电和调制解调器可与DSP芯片媲美。虽然FPGA可轻而易举地实现卷积编码器等复杂逻辑功能，但在实现大量复杂计算方面却有很大

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：112kb
    • 提供者：weixin_38643307

  1. 基于非因子化稀疏表示和误差矩阵估计的高光谱图像融合

  2. 具有非负约束的矩阵分解在高光谱图像融合中得到了广泛的应用。 尽管如此，对稀疏系数的非负限制限制了字典表示的效率。 针对这一问题，提出了一种基于非分解稀疏表示和误差矩阵估计的高光谱图像融合方法，用于同一场景下遥感高空间多波段图像与低空间高光谱图像的融合。 首先，专门采用一种有效的频谱字典学习方法来构建频谱字典，避免了矩阵分解的过程。 然后，使用非负约束的乘法器交替方向方法（ADMM）估计高空间多波段图像相对于学习的光谱字典的稀疏代码。 为了提高最终融合结果的质量，还提出了一种误差矩阵估计方法，该方

  3. 所属分类：其它

    • 发布日期：2021-03-14
    • 文件大小：628kb
    • 提供者：weixin_38611230

  1. 光学多通投影相关矩阵-矢量乘法器

  2. 基于几何光学的投影相关原理,本文提出了用非相干多通投影相关器作矩阵-失量乘法运算的新方论;讨论了这种矩阵矢量乘法器的一般结构形式和物理极限;并给出了实验结果,实验表明该方法简单易行.

  3. 所属分类：其它

  1. Spartan-3器件内部互连结构和交叉矩阵

  2. Spartan-3器件采用可编程高性能的分段路由结构，特殊的交换矩阵保证了其内部的路由，使延时可预测。基于矢量的内部互连和分段连接特性，使任何方向相邻的CLB模块之间具有相同的延时和性能。Spartan-3器件内部所有的功能单元，如块存储器、乘法器模块、DOM模块、CLB和IOB等。每个功能单元与一个或多个交换矩阵组成一个互连块都需通过这个交换矩阵实现内部互连，如图1所示。 　　图1 4种不同的互连块 　　Spartan-3器件提供丰富的布线资源，这些资源具有不同的功能、互连特性和延时，

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：187kb
    • 提供者：weixin_38628953

  1. TI发布可定制编程的3-PLL时钟合成器/乘法器/除法器

  2. TI推出的CDC706是目前市场上体积且功能强大的PLL合成器/乘法器/除法器之一。尽管其物理外形非常小巧，但却极为灵活。该器件能够在特定输入频率下生成几乎独立的输出频率。  　　输入频率可通过LVCMOS、差动输入时钟或单个晶振产生。通过SMBus数据接口控制器可以选择相应的输入波形。  　　为了获得独立的输出频率，每个PLL的参考除法器M都能设置于1至511的范围内，反馈除法器N则可设置于1到4095的范围内。然后将PLL - 压控振荡器(VCO)频率路由至可自由编程的输出开关矩阵，再路由至

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：67kb
    • 提供者：weixin_38503483
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