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  1. 纯硬件搭试的可调时数字钟原理图

  2. 完全使用硬件搭试完成的数字钟电路原理图，由两个非门及部分电阻电容构成约32768HZ的CLK信号，经分频得到1HZ，可显示0.00～23.59,小数点显示秒，可利用按钮调时分，且调节时互不影响各自原有计数，调时完后同时将秒信号清零。

  3. 所属分类：专业指导

    • 发布日期：2009-09-17
    • 文件大小：49152
    • 提供者：aitao