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搜索资源列表

  1. 毕业设计开题报告（完整）

  2. 课题来源与意义: 卷积码的译码方法之一是基于码的代数结构的代数译码，另一种是概率译码。概率译码不仅基于码的代数结构，而且还利用了信道差错的统计特性，因而能充分发挥卷积码的特点，使译码错误概率很小。卷积码的概率译码算法主要有两种一种是系列译码;另一种是维特比译码。

  3. 所属分类：其它

    • 发布日期：2010-05-06
    • 文件大小：94kb
    • 提供者：wuxuemei927

  1. 卷积码 viterbi译码

  2. 用c语言实现（2，1，7）卷积码编码，网格图 维特比解码

  3. 所属分类：C

    • 发布日期：2010-05-06
    • 文件大小：2kb
    • 提供者：jasper_2009

  1. 卷积码的编译码过程和性能 ofdm matlab

  2. 主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。 实验原理

  3. 所属分类：其它

    • 发布日期：2010-06-03
    • 文件大小：122kb
    • 提供者：andylinzi520

  1. 专业课程设计（卷积码的译码）

  2. 专业课程设计（卷积码的维特比（Viterbi）译码），自己很认真写的，当然也有参考。这是译码部分，其实编码部分也是我写的。看看吧，可能有用！

  3. 所属分类：专业指导

    • 发布日期：2010-09-30
    • 文件大小：5mb
    • 提供者：YXYLVHD

  1. 卷积码发生器的设计【维特比(Viterbi)译码】

  2. 本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。根据线性幅度调制原理，设计一个AM调制系统，实现模拟混合加性噪声的情况下对模拟语音信号的调制、传输和解调的全过程。

  3. 所属分类：软件测试

    • 发布日期：2011-04-28
    • 文件大小：274kb
    • 提供者：chxnin0011

  1. 卷积码的viterbi维特比译码算法的FPGA实现,而且附带源代码

  2. 2,1,7卷积码的viterbi译码算法的FPGA实现,内容详细,而且附带源代码

  3. 所属分类：电信

    • 发布日期：2011-05-02
    • 文件大小：1mb
    • 提供者：wowo004

  1. viterbi译码算法

  2. 一个软件的毕业设计，viterbi译码算法设计与实现 做毕设所需的东西都在里面

  3. 所属分类：C/C++

    • 发布日期：2011-07-10
    • 文件大小：9mb
    • 提供者：lichao89042722

  1. Matlab的卷积码译码器的设计与仿真

  2. 本设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为Windows Vista Ultimate，程序设计与仿真均采用Matlab R2007a(7.4)，最后仿真详单与理论分析一致

  3. 所属分类：硬件开发

    • 发布日期：2011-12-09
    • 文件大小：1004kb
    • 提供者：qhf1234

  1. 基于FPGA的卷积编码和维特比译码的研究与实现

  2. 本论文是一篇关于如何基于FPGA平台进行卷积码编码和viterbi译码的过程论文，让你能更好完成相关卷积码编码译码的设计仿真等。

  3. 所属分类：专业指导

  1. 卷积码的viterbi译码算法的c语言源代码

  2. 该代码为卷积码的viterbi译码算法的c语言源代码，能够实现约束长度为3~9的卷积码的维特比算法的译码

  3. 所属分类：C/C++

    • 发布日期：2012-06-30
    • 文件大小：3mb
    • 提供者：lan1cao2

  1. matlab实现的维特比译码

  2. matlab实现的维特比译码，已用数字通信第二版实例验证通过

  3. 所属分类：硬件开发

    • 发布日期：2012-10-17
    • 文件大小：4kb
    • 提供者：tangminnudt

  1. (2,1,6)Viterbi编、译码C++ DLL代码

  2. C++版Viterbi译码程序，自己根据课本写出来的，写成DLL方便调用 调式程序见另外上传

  3. 所属分类：电信

    • 发布日期：2013-08-13
    • 文件大小：190kb
    • 提供者：liutianlv

  1. 维特比译码算法

  2. 可用于卷积吗译码的维特比译码,参考的书上的，可以用于硬盘决也可以用于软判决

  3. 所属分类：3G/移动开发

    • 发布日期：2014-04-03
    • 文件大小：2kb
    • 提供者：chiredebingxue

  1. Matlab卷积码译码器仿真

  2. 主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。

  3. 所属分类：其它

    • 发布日期：2014-09-15
    • 文件大小：1004kb
    • 提供者：lingzhousan123

  1. 卷积码及维特比译码matlab程序

  2. 卷积码是一种性能优越的信道编码，它的编码器和解码器都比较易于实现，同时还具有较强的纠错能力，这使得它的使用越来越广泛。

  3. 所属分类：其它

    • 发布日期：2014-11-06
    • 文件大小：2kb
    • 提供者：windqizongzui7

  1. 硬判决Viterbi译码matlab代码

  2. 硬判决Viterbi译码代码

  3. 所属分类：其它

  1. 基于Matlab的卷积码译码器的设计与仿真

  2. 本文计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为Windows Vista Ultimate，程序设计与仿真均采用Matlab R2007a(7.4)，最后仿真详单与理论分析一致。 包含源程序

  3. 所属分类：嵌入式

  1. 维特比译码verilog程序

  2. （2,1,3）卷积码的维特比译码程序，verilog语言编写，模块可以直接使用

  3. 所属分类：硬件开发

    • 发布日期：2018-04-22
    • 文件大小：22kb
    • 提供者：polyhedronx

  1. 基于FPGA的结构改进型(2，1，4)维特比译码器

  2. 在资源受限的处理器中实现高性能的Viterbi译码算法是近年来研究的热点。基于XC6SLX16-2CSG324型FPGA处理器，在资源有限情况下，为兼顾Viterbi译码时延与资源消耗的问题，提出了一种结构改进算法。在传统Viterbi译码算法基础上，首先通过最大限度地预定义存储路径度量值的寄存器，达到控制路径度量值的目的，其次采用步进式幸存路径信息存储结构，完成幸存路径信息的存储，简化译码器硬件实现复杂度，减小译码时延和资源消耗。通过ISE Design Suite 14.7平台，对回溯深度为

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：559kb
    • 提供者：weixin_38597889

  1. 基于VHDL语言的卷积码和Viterbi译码的实现

  2. 介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构，并通过ModelSim平台验证了该设计的正确性。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：244kb
    • 提供者：weixin_38623272
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