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  1. 基于VCP的DSP维特比译码器的设计与实现.pdf

  2. 基于VCP的DSP维特比译码器的设计与实现

  3. 所属分类：硬件开发

    • 发布日期：2010-03-03
    • 文件大小：437248
    • 提供者：stuartliuhao

  1. （2,1,5）卷积码编译码器基于FPGA设计与实现

  2. 毕业设计，（2，1，5）的卷积码和基于硬判决的维特比译码，在quartus平台上运行的

  3. 所属分类：硬件开发

    • 发布日期：2011-04-08
    • 文件大小：10485760
    • 提供者：yumygirl

  1. （2,1,3）维特比译码器

  2. （2,1,3）卷积码的维特比译码器，使用VHDL硬件描述语言，在Altera公司的Quartus II开发环境下实现的。里面是完整的工程，打开就能运行，给输入序列就能实现译码。具有一定的纠错性能。

  3. 所属分类：硬件开发

    • 发布日期：2013-02-20
    • 文件大小：2097152
    • 提供者：caoyan1990

  1. 维特比均衡算法

  2. 基于符号级维特比译码算法，将信道等效为一时变卷积编码器，提出了一种将信道均衡和信道译码相结合的技术——维特比均衡。重点研究了采用维特比均衡技术的单载波系统，并对比给出了采用频域均衡技术和维特比均衡技术， 系统误码性能随信噪比的变化曲线及系统的计算复杂度。仿真结果表明：信道的等效脉冲响应滤波器长度较长时，维特比均衡技术明显改善了系统的误码性能，然而系统的复杂度也随之增加

  3. 所属分类：3G/移动开发

    • 发布日期：2013-04-03
    • 文件大小：750592
    • 提供者：tpqqt

  1. （2,1,3）维特比译码器对应的说明文档

  2. 对应（2,1,3）维特比译码器工程的文档说明，希望对大家有帮助

  3. 所属分类：其它

    • 发布日期：2013-05-02
    • 文件大小：983040
    • 提供者：caoyan1990

  1. 维特比译码器

  2. 维特比译码器程序，主要是基于FPGA的维特比译码器。包含顶层文件

  3. 所属分类：硬件开发

    • 发布日期：2013-07-19
    • 文件大小：5242880
    • 提供者：u011451030

  1. 维特比译码器

  2. 维特比译码器，卷积码编码器的译码，Matlab编写，亲测通过

  3. 所属分类：其它

    • 发布日期：2014-05-22
    • 文件大小：2048
    • 提供者：stoneballking

  1. 卷积码的维特比译码器

  2. 这是一个针对卷积码的维特比译码器.开发环境为MATLAB.

  3. 所属分类：电信

    • 发布日期：2017-11-15
    • 文件大小：2048
    • 提供者：larlyii

  1. DSP的维特比译码程序优化设计

  2. 卷积码因为其编码器简单、编码增益高以及具有很强的纠正随机错误的能力，在通信系统中得到了广泛的应用。基于最大似然准则的维特比算法(VA)是在加性高斯白噪声(AWGN)信道下性能最佳的卷积码译码算法，也是常用的一种算法。

  3. 所属分类：其它

    • 发布日期：2020-07-30
    • 文件大小：92160
    • 提供者：weixin_38751014

  1. 基于FPGA的卷积码译码器的方案

  2. 本文基于FPGA技术设计了一种（2，1，8）卷积码的硬判决维特比译码器。该译码器以FPGA片内的寄存器作为路径度量和幸存路径的存储单元，经分析得出了路径度量单元的最小位宽，有效降低了对芯片资源的消耗。采用截短译码算法，降低了硬件的复杂度。采取了一种巧妙的方法实现了译码器的启动过程单元。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：74752
    • 提供者：weixin_38560502

  1. 维特比译码器的设计-经典

  2. 本文在综合了国内外近年来在维特比译码算法以及相关实现技术研究进展的基础上，从降低复杂度和功耗的角度，自主独立完成了维特比译码器行为级设计，并下载到Xinlix公司的Virtxell系列xcZvl000器件中，经验证功能正确。

  3. 所属分类：其它

    • 发布日期：2020-08-19
    • 文件大小：192512
    • 提供者：weixin_38550722

  1. 结构优化的维特比译码器的实现方案

  2. 针对维特比译码器译码过程中速度制约的问题，设计了一种结构优化的维特比译码器。该结构通过蝶形单元的直通互连，使得在状态转移过程中不需要对路径度量值进行大范围存储，简化了路径度量值的存储与读取逻辑。并且可以根据不同的应用要求灵活配置蝶形处理单元的复用次数。最后，结合FPGA平台，利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现。综合实现结果表明，该译码器占用1 564个LUT单元，能够在100 MHz系统时钟下进行有效译码。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：801792
    • 提供者：weixin_38553466

  1. 基于FPGA的结构改进型(2，1，4)维特比译码器

  2. 在资源受限的处理器中实现高性能的Viterbi译码算法是近年来研究的热点。基于XC6SLX16-2CSG324型FPGA处理器，在资源有限情况下，为兼顾Viterbi译码时延与资源消耗的问题，提出了一种结构改进算法。在传统Viterbi译码算法基础上，首先通过最大限度地预定义存储路径度量值的寄存器，达到控制路径度量值的目的，其次采用步进式幸存路径信息存储结构，完成幸存路径信息的存储，简化译码器硬件实现复杂度，减小译码时延和资源消耗。通过ISE Design Suite 14.7平台，对回溯深度为

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：572416
    • 提供者：weixin_38597889

  1. DSP的维特比译码程序优化设计

  2. 对于不同的DSP系统，因为在指令集、总线、寄存器等诸多方面存在差异，针对C6000系列的优化的汇编程序不能直接应用。但译码程序优化中遇到的问题也是大致相同的，优化的重点任务都是设法减少ACS的运算量，因此本文提出的程序流程的基本思想以及一些解决问题的技巧都可以继续加以运用。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：189440
    • 提供者：weixin_38506852

  1. 基础电子中的卷积码编码和维特比译码性能的对比分析

  2. 摘要：本文对比了在加性高斯白噪声（AWGN）信道下经BPSK调制后的数据不编码与添加卷积编码后接收到的信道输出的误码性能，并通过对比对卷积码性能进行分析。采用MATLAB自编函数对卷积码以及维特比译码进行仿真，且对其性能进行分析。由于卷积码有性能floor,编码增益随信噪比降低而体现不明显。 　　1.引言 　　卷积码的编码器是由一个有k位输入、n位输出，且具有m位移位寄存器构成的有限状态的有记忆系统，通常称它为时序网络。编码器的整体约束长度为v,是所有k个移位寄存器的长度之和。具有这样的编码

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：173056
    • 提供者：weixin_38654315

  1. 吉比特平衡加选延比式维特比译码器设计

  2. 针对60 GHz无线个域网，提出了一种平衡加选延比式维特比译码架构，打破了原有维特比译码器的速率瓶颈。基于该推荐架构，实现了一种8路并行基-2(3,1,7)维特比译码器。在TSMC.13 CMOS工艺下，该译码器以0.104 nJ/bit和4.33 mm2的能耗资源花销，实现了高达4 Gb/s的吞吐率。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：415744
    • 提供者：weixin_38517728

  1. 基于FPGA的卷积编译码器的设计与实现

  2. 摘要：为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA特点，路径存储与译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE9.2i中仿

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：212992
    • 提供者：weixin_38557838

  1. 单片机与DSP中的基于TMS320C6000系列DSP的维特比译码程序优化设计

  2. 摘要：在软件无线电技术中，经常采用DSP芯片实现信道解码，但维特比译码算法在DSP上的运行速度限制了DSP译码在高速实时系统中的应用。针对TMS320C6000系列DSP的特点，提出了一种优化的译码程序设计方案。利用DSP的并行运算能力，极大地缩短了译码器中“加比选”单元的运算时间。优化后的程序比优化前的译码速度上提高约4倍。当在167MHz的TMS320C6701上运行的时候，对（2，1，7）卷积码的译码速度可以达到870kbps。     关键词：数字信号处理器 维特比译码器 软件无线电

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：193536
    • 提供者：weixin_38523618

  1. 单片机与DSP中的TMS320C6000系列DSP维特比译码程序优化设计

  2. 卷积码因为其编码器简单、编码增益高以及具有很强的纠正随机错误的能力，在通信系统中得到了广泛的应用。基于最大似然准则的维特比算法(VA)是在加性高斯白噪声(AWGN)信道下性能最佳的卷积码译码算法，也是常用的一种算法。 一般来说，实现软判决维特比译码可以有三种方案供选择：专用集成电路(ASIC)芯片、可编程逻辑阵列(FPGA)芯片以及数字信号处理器(DSP)芯片。参考文献[3]对这三种方案的优劣做了详细的比较。使用DSP芯片实现译码是最为灵活的一种方案，但速度也是最慢的，因为整个译码过程都是由软

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：176128
    • 提供者：weixin_38556416

  1. 卷积码编码和维特比译码性能的对比分析

  2. 摘要：本文对比了在加性高斯白噪声（AWGN）信道下经BPSK调制后的数据不编码与添加卷积编码后接收到的信道输出的误码性能，并通过对比对卷积码性能进行分析。采用MATLAB自编函数对卷积码以及维特比译码进行仿真，且对其性能进行分析。由于卷积码有性能floor,编码增益随信噪比降低而体现不明显。 　　1.引言 　　卷积码的编码器是由一个有k位输入、n位输出，且具有m位移位寄存器构成的有限状态的有记忆系统，通常称它为时序网络。编码器的整体约束长度为v,是所有k个移位寄存器的长度之和。具有这样的编码

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：169984
    • 提供者：weixin_38518885
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