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搜索资源列表

  1. pads9.0电子设计软件

  2. PADS 9.0版产品的出现标志着下一代PADS流程技术的诞生。与以往的旧产品相比, PADS 9.0修复和改善了之前版本软件的不足和缺点，集成了许多全新的功能，拥有了更高的可扩展性和集成度，从而使设计者能够结合Mentor Graphics众多独特的创新技术，实现设计、分析、制造和多平台的协作。而且, 与PADS 9.0的可扩展定制流程策略相对应，Mentor Graphics提供了一系列预置的PADS套件，使之能够满足各种产品设计不同的技术要求，然而代价却十分低廉。LS和ES产品包就是因应

  3. 所属分类：嵌入式

    • 发布日期：2009-12-15
    • 文件大小：29kb
    • 提供者：cadeda2009

  1. Allegro中的约束规则设置V1.2.pdf

  2. 一： Physical （ Line/vias ） rule 物理特性（线宽和过孔）约束设置： . . . . . . . . . . . . . 4 1 ） “ Set values ” 设置约束特征值 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 2 ） “ At

  3. 所属分类：其它

    • 发布日期：2010-01-13
    • 文件大小：735kb
    • 提供者：wjq5588

  1. Allegro线宽、间距、等长、差分规则设置

  2. Allegro线宽、间距、等长、差分规则设置

  3. 所属分类：硬件开发

    • 发布日期：2010-02-26
    • 文件大小：1002kb
    • 提供者：WHY130110

  1. Allegro差分走线详解

  2. 教你如何设置差分对，设置差分规则，走差分线。

  3. 所属分类：硬件开发

    • 发布日期：2010-10-20
    • 文件大小：758kb
    • 提供者：caomingsi

  1. Allegro_16.2规则设置

  2. Allegro_16.2规则设置 线宽 线距 差分 等长

  3. 所属分类：其它

    • 发布日期：2011-01-12
    • 文件大小：945kb
    • 提供者：ray04

  1. Allegro中的约束规则设置V1.2

  2. 介绍差分线等长设置,一组net等长,xnet等长设置

  3. 所属分类：其它

    • 发布日期：2011-02-28
    • 文件大小：735kb
    • 提供者：luke2006_xu

  1. Allegro中的约束规则设置

  2. 目录 一：Physical（Line/vias）rule 物理特性（线宽和过孔）约束设置：............. 4 1）“Set values”设置约束特征值....................................................................5 2）“Attach property”绑定约束..................................................................... 6 3）

  3. 所属分类：医疗

    • 发布日期：2013-04-01
    • 文件大小：735kb
    • 提供者：billzhou06

  1. ALLEGRO 高级约束规则 _ .pdf

  2. ALLEGRO约束规则_ .pdf 在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些规则分配到各类 net group 上。下面以 ddr 为例，具体说明这些约束设置的具体步骤。 1． 布线要求 DDR 时钟: 线宽 10mil，内部间距 5mil，外部间距 30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil 以 内 DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距 20mil，应走成菊花链

  3. 所属分类：硬件开发

    • 发布日期：2013-04-23
    • 文件大小：1mb
    • 提供者：yuanqing17

  1. 差分对规则设置

  2. 建立差分对，设置差分规则，差分走线.pdf

  3. 所属分类：硬件开发

    • 发布日期：2013-04-28
    • 文件大小：758kb
    • 提供者：flow0705

  1. Allegro_PCB_SI 一步一步学会前仿真

  2. 1 Cadence Allegro PCB SI简介 4 1.1 高速PCB设计流程 4 2 Allegro PCB SI的前仿真 4 2.1 准备仿真模型和其他需求 4 2.1.1 获取所使用元器件的仿真模型 4 2.1.2 获取所使用连接器的仿真模型 4 2.1.3 获取所使用元器件和连接器的器件手册和用户指南等相关资料 4 2.1.4 获取所需的规范文档 4 2.1.5 了解相关电路和接口工作原理 4 2.1.6 提取与信号完整性相关的要求 4 2.1.7 预先创建拓扑样本 4 2.1.

  3. 所属分类：硬件开发

    • 发布日期：2013-06-25
    • 文件大小：6mb
    • 提供者：u010234449

  1. 差分布线 allegro

  2. PCB allegro下的差分布线方法 约束规则设置等

  3. 所属分类：硬件开发

    • 发布日期：2014-08-13
    • 文件大小：731kb
    • 提供者：u010497397

  1. 高速PCB设计软件allegro16.6演示差分规则的设置

  2. 本期重点介绍在电气规则和物理规则下是如何建立差分信号的规则

  3. 所属分类：专业指导

    • 发布日期：2017-01-05
    • 文件大小：454kb
    • 提供者：kdyhdl

  1. Allegro差分线的规则设置

  2. Allegro差分线的规则设置Allegro差分线的规则设置Allegro差分线的规则设置Allegro差分线的规则设置Allegro差分线的规则设置

  3. 所属分类：其它

    • 发布日期：2009-03-25
    • 文件大小：180kb
    • 提供者：leishen1980

  1. Allegro16.6约束规则设置详解

  2. Allegro线宽、间距、等长、差分规则设置，T型等长，阻抗设置等非常详细

  3. 所属分类：电信

    • 发布日期：2019-02-27
    • 文件大小：3mb
    • 提供者：wuguanfengyue_

  1. 布线规则.txt

  2. 3 1. 一般规则 1.1 PCB板上预划分数字、模拟、DAA信号布线区域。 1.2 数字、模拟元器件及相应走线尽量分开并放置於各自的布线区域内。 1.3 高速数字信号走线尽量短。 1.4 敏感模拟信号走线尽量短。 1.5 合理分配电源和地。 1.6 DGND、AGND、实地分开。 1.7 电源及临界信号走线使用宽线。 1.8 数字电路放置於并行总线/串行DTE接口附近，DAA电路放置於电话线接口附近。 2. 元器件放置 2.1 在系统电路原理图中： a) 划分数字、模拟、DAA电路及其相关电

  3. 所属分类：硬件开发

    • 发布日期：2019-05-23
    • 文件大小：14kb
    • 提供者：qq_33237941

  1. keepalived-weight&priority设置规则.xlsx

  2. 在Keepalived集群中，其实并没有严格意义上的主、备节点，虽然可以在Keepalived配置文件中设置“state”选项为“MASTER”状态，但是这并不意味着此节点一直就是Master角色。控制节点角色的是Keepalived配置文件中的“priority”值，但并它并不控制所有节点的角色，另一个能改变节点角色的是在vrrp_scr ipt模块中设置的“weight”值，这两个选项对应的都是一个整数值，其中“weight”值可以是个负整数，一个节点在集群中的角色就是通过这两个值的大小决定

  3. 所属分类：群集服务

    • 发布日期：2020-06-30
    • 文件大小：14kb
    • 提供者：qq_31641743

  1. PCB设计，如何对线间距3W规则进行规则检查？

  2. 为了尽量减小单板设计的串扰问题，PCB设计完成之后一般要对线间距3W规则进行规则检查。一般的处理方法是直接设置线与线的间距规则，但是这种方法的一个弊端是差分线间距（间距设置大小不满足3W规则的设置）也会DRC报错，产生很多DRC，难以分辨，如图12-23所示。 图12-23 DRC 如何解决这个问题呢？可以利用Altium Designer的规则编辑功能，对差分线进行过滤。 （1）按快捷键“DR”，进入PCB规则及约束编辑器，新建一个间距规则，并把优先级设置到位。 （2）如图12-2

  3. 所属分类：其它

    • 发布日期：2020-08-17
    • 文件大小：119kb
    • 提供者：weixin_38538585

  1. modflow-setup：用于自动设置MODFLOW地下水流模型的软件包-源码

  2. modflow设置 该软件包可帮助从源数据（包括shapefile，栅格和其他地理定位的MODFLOW模型）自动设置MODFLOW模型。 输入数据和模型构建选项汇总在单个配置文件中。 从源数据的原始格式读取源数据，并将其映射到配置文件中指定的规则有限差分网格。 根据采样的源数据和默认设置创建具有所需包的基于外部数组的模型实例。 然后可以从flopy模型实例中写入MODFLOW输入。 版本0.1 入门 有关更多详细信息，请参见 使用知晓的文本编辑器创建一个类似于在一个例子。 yaml文件总结了用

  3. 所属分类：其它

    • 发布日期：2021-02-24
    • 文件大小：34mb
    • 提供者：weixin_42151729

  1. PCB设计，如何对线间距3W规则进行规则检查？

  2. 为了尽量减小单板设计的串扰问题，PCB设计完成之后一般要对线间距3W规则进行规则检查。一般的处理方法是直接设置线与线的间距规则，但是这种方法的一个弊端是差分线间距（间距设置大小不满足3W规则的设置）也会DRC报错，产生很多DRC，难以分辨，如图12-23所示。　　图12-23 DRC　　如何解决这个问题呢？可以利用Altium Designer的规则编辑功能，对差分线进行过滤。　　（1）按快捷键“DR”，进入PCB规则及约束编辑器，新建一个间距规则，并把优先级设置到位。　　（2）如图12-24所

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：119kb
    • 提供者：weixin_38682076

  1. SDRAM的布线规则 基于Allegro嵌入式高速电路布线设计

  2. 随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100MHZ以上，传统的电路设计方法和软件已无法满足高速电路设计的要求。在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作.以ARM9微处理器EP9315为的嵌入式系统完成工程检测仪的开发。其中在该嵌入式系统硬件电路设计中的SDRAM和IDE等长走线、关键信号的阻抗控制和差分走线是本文的重点，同时以cirrus logic公司的

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：180kb
    • 提供者：weixin_38674050
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