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  1. 边界扫描结构和IEEE1149.1标准

  2. 这的一个关于边界扫描结构的IEEE1149.1标准，做嵌入式测试的朋友有可能会用到这个东西，希望对你能有所帮助！

  3. 所属分类：硬件开发

    • 发布日期：2010-04-28
    • 文件大小：229kb
    • 提供者：yj0821421350

  1. IEEE Std 1149.1-2001 (JTAG)

  2. JTAG是联合测试工作组（Joint Test Action Group）的简称，是在名为标准测试访问端口和边界扫描结构的IEEE的标准1149.1的常用名称。

  3. 所属分类：C/C++

    • 发布日期：2010-06-22
    • 文件大小：1mb
    • 提供者：cdg911

  1. JTAG接口电路规范

  2. JTAG是英文“Joint Test Action Group（联合测试行为组织）”的词头字母的简写，该组织成立于1985 年，是由几家主要的电子制造商发起制订的PCB 和IC 测试标准。JTAG 建议于1990 年被IEEE 批准为IEEE1149.1-1990 测试访问端口和边界扫描结构标准。该标准规定了进行边界扫描所需要的硬件和软件。自从1990 年批准后，IEEE 分别于1993 年和1995 年对该标准作了补充，形成了现在使用的IEEE1149.1a-1993 和IEEE1149.1

  3. 所属分类：制造

    • 发布日期：2010-08-03
    • 文件大小：343kb
    • 提供者：gzhengyu

  1. zlg-jtag原理图

  2. JTAG是英文“Joint Test Action Group（联合测试行为组织）”的词头字母的简写，该组织成立于1985 年，是由几家主要的电子制造商发起制订的PCB 和IC 测试标准。JTAG 建议于1990 年被IEEE 批准为IEEE1149.1-1990 测试访问端口和边界扫描结构标准。该标准规定了进行边界扫描所需要的硬件和软件。自从1990 年批准后，IEEE 分别于1993 年和1995 年对该标准作了补充，形成了现在使用的IEEE1149.1a-1993 和IEEE1149.1

  3. 所属分类：制造

    • 发布日期：2010-10-31
    • 文件大小：37kb
    • 提供者：heybaby2

  1. 关于JTAG总结

  2. JTAG(Joint Test Action Group)联合测试行动小组)是一种国际标准测试协议（IEEE 1149.1标准），它是于1986年提出了一个标准的边界扫描体系结构。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。JTAG接口的主要应用：芯片内部测试、可编程芯片的在系统编程、系统调试。

  3. 所属分类：硬件开发

    • 发布日期：2011-10-09
    • 文件大小：553kb
    • 提供者：xiaoquan9653

  1. IEEE1149.1协议datasheet

  2. 学习JTAG测试和开发必看，详细介绍了JTAG的TAP和边界扫描结构

  3. 所属分类：其它

    • 发布日期：2012-03-28
    • 文件大小：6mb
    • 提供者：vilicwh

  1. 边界扫描结构和IEEE1149_1标准

  2. 边界扫描结构和IEEE1149_1标准 boundary scan结构

  3. 所属分类：电信

    • 发布日期：2015-08-11
    • 文件大小：460kb
    • 提供者：liu398678827

  1. TMS320C6678-JTAG硬件设计知识点整理

  2. 4 JTAG KeystoneⅠ上的JTAG接口用于和测试仿真系统通信，尽管JTAG对于系统运行不是必须的，但是强烈推荐所有设计上都使用JTAG接口。 4.1 JTAG/Emulation JTAG/Emulation相关的文档： Emulation and Trace Headers Technical Reference Manual (SPRU655) (but note differences defined below) Boundary Scan Test Specificatio

  3. 所属分类：硬件开发

    • 发布日期：2018-01-13
    • 文件大小：103kb
    • 提供者：drjiachen

  1. 基于单片VLSI的边界扫描主控器的设计与实现

  2. 针对边界扫描主控器常规实现方案执行速度慢,与通用处理器配合的专用边界扫描接口芯片仍然是依靠处理器运行边界扫描软件,测试速度不高,设计灵活性受到了接口芯片的限制的问题,提出了一种基于VHDL语言描述、FPGA实现的边界扫描主控器的硬件实现方法,设计了边界扫描主控器的基本结构,完成了主控器的VHDL模块化设计,并通过Quartus II开发平台,对各模块进行时序与功能仿真,实现了边界扫描主控器的单片集成。结果表明:用FPGA实现边界扫描主控器,时序验证方便,测试码加载速度快,修改灵活、系统集成度高,

  3. 所属分类：其它

    • 发布日期：2020-06-23
    • 文件大小：574kb
    • 提供者：weixin_38689824

  1. 边界扫描测试技术原理.ppt

  2. 1、了解边界扫描器件的基本结构； 2、了解边界扫描测试技术的原理； 3、了解边界扫描描述语言BSDL的基本格式； 4、了解边界扫描测试技术的主要应用； 5、了解边界扫描JTAG接口的设计规范；

  3. 所属分类：其它

    • 发布日期：2020-07-03
    • 文件大小：1mb
    • 提供者：liang_guo_MT

  1. 边界扫描结构的FPGA实现

  2. 本文利用Altera公司的FPGA和EDA工具MAX+plusⅡ和实现了基本的边界扫描结构电路,利用此设计可以满足数字电路系统可测性设计和在系统配置(In-System Configuration)的要求。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：76kb
    • 提供者：weixin_38637144

  1. 基于USB 2.0的边界扫描控制器设计

  2. 随着超大规模集成电路（VLSI）、表面安装器件（SMD）、多层印制电路板（MPCB）等技术的发展，使得统一测控系统综合基带印制电路板上电路节点的物理可访问性正逐步恶化，电路和系统的可测试性急剧下降，常规测试面临挑战。通过研究VLSI芯片资料表明，大多数VLSI芯片都带边界扫描结构，如果将边界扫描技术应用到板级测试中，无疑将对电路板的连接故障和器件失效的准确诊断起到非常重要的作用。边界扫描测试主控系统是实现这一技术必不可少的硬件系统。从JTAG（Joint Test Action Group）提出

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：162kb
    • 提供者：weixin_38661087

  1. 基于边界扫描的电路板快速测试系统设计

  2. 摘要：本文设计了一套基于边界扫描的电路板快速测试系统,该系统利用计算机并行端口,通过适配器发送、接收测试向量,然后对采集数据进行分析,显示测试结果。本文主要介绍了该系统的硬件结构、软件思想和诊断策略。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：152kb
    • 提供者：weixin_38594266

  1. 基于边界扫描的混合信号电路可测性结构设计

  2. 在深入研究IEEE1149.1及IEEE1149.4标准的基础上，设计并实现了符合标准的混合信号电路边界扫描可测性结构各组成部分，包括测试访问口控制器、数字边界扫描单元、模拟边界扫描单元、测试总线接口电路及测试寄存器；构建验证电路进行了测试验证。测试结果表明，所设计的混合信号电路可测性结构是可行的，并可以应用到混合信号电路中提高电路的可测试性。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：356kb
    • 提供者：weixin_38690522

  1. 边界扫描测试技术

  2. 扩展到系统级的基础结构是提供单点接入到多扫描链，以支持隔离的诊断能力。这可以用于CPLD和FPGA系统内配置的最佳化，以及编程闪存时存储器读/写周期的最佳化。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：145kb
    • 提供者：weixin_38690830

  1. 嵌入式系统/ARM技术中的ARM内核基本结构

  2. ARM内核有4个功能模块T、D、M、I，可供生产厂商根据不同用户的要求来配置生产ARM芯片。 　　其中：T功能模块表示16位Thumb，可以在兼顾性能的同时减少代码尺寸。M功能模块表示8位乘法器。D功能模块表示Debug，该内核中放置了用于调试的结构，通常它为一个边界扫描链JTAG，可使CPU进入调试模式，从而可方便地进行断点设置、单步调试。I功能模块表示EmbeddedICE Logic，用于实现断点观测及变量观测的逻辑电路部分，其中的TAP控制器可接入到边界扫描链。 　　下面以图1为例，

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：95kb
    • 提供者：weixin_38643141

  1. 电子测量中的基于SOPC的便携式边界扫描故障诊断仪

  2. 边界扫描原理剖析  　　边界扫描技术的核心思想是在器件内部的核心逻辑与I/O引 脚之间插入的边界扫描单元，它在芯片正常工作时是“透明”的，不影响电路板的正常工作。各边界扫描单元以串行方式连接成扫描链，通过扫描输入端将测试矢量 以串行扫描的方式输入，对相应的引脚状态进行设定，实现测试矢量的加载；通过扫描输出端将系统的测试响应串行输出，进行数据分析与处理，完成电路系统的故 障诊断及定位，边界扫描测试原理示意图如图1所示。 　　边界扫描测试的物理基础是IEEE1149.1边界扫描测试总线和设计在器件内

  3. 所属分类：其它

    • 发布日期：2020-11-26
    • 文件大小：71kb
    • 提供者：weixin_38739900

  1. 基础电子中的边界扫描测试技术

  2. 扩展到系统级的基础结构是提供单点接入到多扫描链，以支持隔离的诊断能力。这可以用于CPLD和FPGA系统内配置的最佳化，以及编程闪存时存储器读/写周期的最佳化。 　　它也支持板到板内连测试(用于背投内连失效诊断)到端口连接器引脚级。另一个优点是在产品装运前提供系统测试，这包括固件检验和简化固件更新。 　　扩展边界扫描到系统级提供执行嵌入式测试结构(即器件级BIST)的基础结构，这可在EPGA、ASIC和SoC中实现。 　　另外，它提供单点接入能力来支持环境重点测试和精确的引脚级诊断。 　

  3. 所属分类：其它

    • 发布日期：2020-11-22
    • 文件大小：158kb
    • 提供者：weixin_38593738

  1. 单片机与DSP中的基于扫描的DFT对芯片测试的影响

  2. 基于扫描的DFT对芯片测试的影响 http:www.guangdongdz.com  2006-05-06   引言随着ASIC电路结构和功能的日趋复杂，与其相关的测试问题也日益突出。在芯片测试方法和测试向量生成的研究过程中,如何降低芯片的测试成本已经成为非常重要的问题。DFT(可测性设计)通过在芯片原始设计中插入各种用于提高芯片可测性的逻辑，从而使芯片变得容易测试，大大降低了芯片的测试成本。目前比较成熟的可测性设计主要有扫描设计、边界扫描设计、BIST（Built In Sel

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：86kb
    • 提供者：weixin_38642285

  1. 基于边界扫描的电路板快速测试系统设计

  2. 摘要：本文设计了一套基于边界扫描的电路板快速测试系统,该系统利用计算机并行端口,通过适配器发送、接收测试向量,然后对采集数据进行分析,显示测试结果。本文主要介绍了该系统的硬件结构、软件思想和诊断策略。经实验,该系统能够为维修人员提供有力的支持。 　　1 引 言 　　随着电子技术的不断发展，电子设备中越来越多的使用大规模可编程数字逻辑器件，如 FPGA 等。这种器件的使用提高了电子设备的性能，增加了可靠性，但是与此同时复杂的逻 辑关系、细密的引脚也给设备的维修带来了巨大的压力。维修人员无法通过

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：211kb
    • 提供者：weixin_38651286
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