注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于 CORDIC 算法的 DDC 实现

  2. 论文讨论的是基于CORDIC算法的DDC实现给出了字长16bit的流水线CORDIC算法的结构图 。在该流 程图中通过增设两级预旋转以调整CORDIC算法的旋转角度覆盖范围使满足的设计要求。同时文章给出了系统相应的增益因子的调整方法给出了流水线CORDIC运算器的VHDL实现以及Quartus Ⅱ环境下的仿结果。通过对仿真时序结果与数值结果的分析可以得出基于CORDIC算法的DDC实现可以满足高速数据流的应用环境且运算结果精度较高 。

  3. 所属分类：其它

    • 发布日期：2009-04-30
    • 文件大小：630kb
    • 提供者：jzhh198211

  1. 采用VHDL语言仿真的CPU和运算器级联

  2. 主要是在计算机组成原来中，用逻辑关系来仿真电脑的CPU和运算器级联的程序 方法简单，有测试向量

  3. 所属分类：嵌入式

    • 发布日期：2009-05-12
    • 文件大小：802byte
    • 提供者：lyn2094

  1. 逻辑运算器ALU的VHDL实现（含仿真波形）

  2. 逻辑运算器ALU的VHDL实现（含仿真波形），解压后可以直接打开为PROJECT。运行。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-20
    • 文件大小：346kb
    • 提供者：luosu20062075

  1. 运算器的VHDL实现（含仿真波形）

  2. 运算器的VHDL实现（含仿真波形），可解压后直接在PROJECT里打开，仿真。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-20
    • 文件大小：729kb
    • 提供者：luosu20062075

  1. 基于FPGA技术的浮点运算器的设计与实现

  2. 日趋进步和完善的FPGA (现场可编程门阵列) 技术推动了当前数字电路的设计。浮点运算器是计算机的一个 组成部件，结构比较复杂，利用FPGA 技术设计浮点运算器可以缩短产品的开发周期。介绍了基于FPGA 技术的浮点 运算器的设计与实现。描述了采用VHDL（VHSIC 硬件描述语言） 和原理图方式设计完成浮点运算器的方法和步骤。 利用FPGA 技术，能方便灵活地设计出浮点运算器。

  3. 所属分类：硬件开发

    • 发布日期：2009-08-04
    • 文件大小：294kb
    • 提供者：hexi88431633

  1. VHDL语言的FPGA小实验

  2. 适合初学者作为练习和巩固的文件 实验一 运算器组成实验 5 1．算术逻辑运算实验 5 2．带进位算术运算实验 8 3. 移位运算器实验 9 实验二 存储器实验 10 1、FPGA中LPM_ROM配置与读出实验 10 2．LPM_RAM_DP双端口RAM实验 11 3． FIFO读/写实验 13 4． FPGA与外部RAM接口实验 14 5．FPGA与外部EEPROM接口实验 16 实验三 微控制器实验 17 1 时序电路实验 17 2.程序计数器PC与地址寄存器AR实验 18 3.微控制器组成

  3. 所属分类：硬件开发

    • 发布日期：2010-02-02
    • 文件大小：2mb
    • 提供者：xiaoy131677

  1. 组成原理课程设计代码——完整版

  2. 序 号 实验项目 名称 实 验 内 容 学时 要求 性质 类别 所用主要仪 器及台套数 所在实验室 1 QuartusII的使用 在本次实验中，学会QuartusII软件的使用，然后利用此系统完成： 〈１〉 一位全加器设计 〈２〉 并行八位寄存器设计。 下载到实验箱上，在实验箱上验证。 必做 验证 专业基础 计算机组成原理实验箱30台 P4计算机60台 硬件基础实验室 2 层次化设计方法 在本次实验中，学会层次化设计方法，利用该方法完成： 〈１〉同步二进制计数器 〈２〉多位二进制加法器 下载到

  3. 所属分类：专业指导

    • 发布日期：2010-09-18
    • 文件大小：5kb
    • 提供者：chitu1

  1. EDA加减乘除运算器

  2. EDA课程作业，VHDL语言设计的加减乘除运算器

  3. 所属分类：C/C++

    • 发布日期：2010-09-29
    • 文件大小：924kb
    • 提供者：ly198765043

  1. 简单cpu设计（控制器+运算器）

  2. 完成的工作主要包括：指令系统的设计，FPGA-CPU的整体结构设计及其细化，逻辑设计的具体实现（VHDL语言程序的编写），软件模拟，以及硬件调试。

  3. 所属分类：硬件开发

    • 发布日期：2010-09-30
    • 文件大小：4mb
    • 提供者：liwen7881687

  1. 基于VHDL的开平方运算电路

  2. 使用VHDL语言编写的开平方运算器，部分解决了FPGA数值运算能力不足的缺陷

  3. 所属分类：硬件开发

    • 发布日期：2011-03-25
    • 文件大小：1mb
    • 提供者：lovennmylife

  1. 8位ALU运算器（VHDL语言）

  2. （1）按照实验要求设计简单ALU，能执行8种操作，分别为： 1）加、减、增1、减1等4种8位算术运算； 2）与、或、非、异或等4种8位逻辑运算。 实现上，可以用一位M 作为进行算术运算或逻辑运算的控制位，M=0 时进行算术运算，M=1 时进行逻辑运算。另外用2位来表示4种操作。 （2）实现一些基本的PSW标志位： 1）进位/借位的输出标志位C； 2) 运算结果为零的输出标志位Z； 3) 运算结果为溢出的输出标志位V； 4) 运算结果为负数的输出标志位N。 （3）加减必须用最基本的1位全加器fa

  3. 所属分类：硬件开发

    • 发布日期：2011-05-18
    • 文件大小：26kb
    • 提供者：wwweet

  1. 现代计算机组成原理实验讲义

  2. 现代计算机组成原理实验讲义 实验指导 实验一 QUARTUSII EDA 工具与VHDL 基础实验 实验二 运算器组成实验 实验三 存储器实验 实验四 微控制器实验 实验五 总线控制实验 实验六 基本模型机设计与实现 实验七 带移位运算的模型机设计与实现 实验八 复杂模型机的设计与实现 实验九．较复杂CPU 设计示例 实验十．16 位精简指令CPU 设计实验 实验十一 32 位NIOS CPU 嵌入式系统软硬件设计实验 实验十二 32 位NIOS CPU 测控系统串口接收程序设计 实验十三 G

  3. 所属分类：专业指导

    • 发布日期：2011-07-01
    • 文件大小：2mb
    • 提供者：zheng19902528

  1. VHDL语言8位ALU设计

  2. 用VHDL语言，模块化设计方式，实现8位运算器单元ALU的设计。

  3. 所属分类：专业指导

    • 发布日期：2012-03-10
    • 文件大小：379kb
    • 提供者：qqx163452

  1. ALU运算器VHDL

  2. 计算机组成原理实验课，用VHDL描述语言写的ALU元算器，可以参考

  3. 所属分类：专业指导

    • 发布日期：2012-11-12
    • 文件大小：4kb
    • 提供者：thucst

  1. 运算器的设计（vhdl）

  2. 基于VHDL的运算器的设计 包括CPU ALU

  3. 所属分类：软件测试

    • 发布日期：2012-12-10
    • 文件大小：207kb
    • 提供者：h963970000

  1. EDA_2位四则运算器

  2. 基于VHDL语言的程序设计，可以实现两个2位的十进制数的四则运算的程序，内含仿真图以及图形文件等。

  3. 所属分类：软件测试

    • 发布日期：2013-03-15
    • 文件大小：1mb
    • 提供者：rhtul

  1. 基于查找表的运算器 嵌入式设计

  2. 基于嵌入式技术利用VHDL 等硬件语言描述4x4bit 查表式乘法器的系统组成，并在DE2 开发板上用数码管显示实现所要的结果，在Signal Tap 中显示查表式乘法器的输出结果仿真波形图。（计算精度和数据区域根据设定的ROM 的大小自行设定。）">基于嵌入式技术利用VHDL 等硬件语言描述4x4bit 查表式乘法器的系统组成，并在DE2 开发板上用数码管显示实现所要的结果，在Signal Tap 中显示查表式乘法器的输出结果仿真波形图。（计算精度和数据区域根据设定的ROM 的大小自行

  3. 所属分类：硬件开发

    • 发布日期：2014-08-22
    • 文件大小：2mb
    • 提供者：mengsuixind

  1. 基于CPLD的64位乘法运算器的设计.pdf

  2. 提出了一种由64 位加法器构成的以时序逻辑方式设计的64 位宽位乘法器，此乘法器比纯组合逻辑构成的乘法占用硬件资源少，结构简单，基于VHDL 语音模块化的设计，有利于器件的升级与位数扩充具有一定的实用价值。

  3. 所属分类：其它

    • 发布日期：2019-09-12
    • 文件大小：669kb
    • 提供者：weixin_38744207

  1. 计算机系统实验2运算器.zip

  2. 这个是运算器实验时我所写的vhdl代码和实验日志，基本上比较详尽的记录了我当时的心路过程，在这里上传上来，算是对我当时学习生活的一个记录，日后可以比较方便的进行查看

  3. 所属分类：嵌入式

    • 发布日期：2020-03-16
    • 文件大小：2mb
    • 提供者：qq_40851744

  1. 基于FPGA的RISC微处理器的设计与实现

  2. 基于FPGA和电子设计自动化技术，采用模块化设计的方法和VHDL语言，设计一个基于FPGA的RISC微处理器。该微处理器主要由控制器、运算器和寄存器组成，具有指令控制、操作控制、时间控制和数据加工等基本功能，其指令长度为16位定长，采用立即寻址和直接寻址两种方式。仿真结果表明，基于FPGA的RISC微处理器的时钟频率为23.02MHz，且功能完全达到设计要求。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：182kb
    • 提供者：weixin_38614391
« 12 »