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  1. 超前进位加法器的设计

  2. 超前进位加法器的设计超前进位加法器的设计

  3. 所属分类：其它

    • 发布日期：2009-07-08
    • 文件大小：402kb
    • 提供者：qls870228

  1. 32位超前进位加法器（Verilog）

  2. 32位超前进位加法器（Verilog HDL），由8个四位超前进位生成。

  3. 所属分类：其它

    • 发布日期：2009-11-26
    • 文件大小：23kb
    • 提供者：gaolijing

  1. 32位二进制快速进位加法器 VHDL 源代码

  2. 32位二进制快速进位加法器 VHDL 源代码 32位二进制快速进位加法器 VHDL 源代码

  3. 所属分类：其它

    • 发布日期：2010-01-26
    • 文件大小：6kb
    • 提供者：fubo200511

  1. VHDL 32位超前进位加法器

  2. 包括4位超前几位加法器，32位超前进位加法器及测试程序和电路图

  3. 所属分类：其它

    • 发布日期：2010-05-01
    • 文件大小：251kb
    • 提供者：xvlei_2417

  1. 四位超前进位加法器（门级描述）

  2. 本代码使用门及描述的四位超前进位加法器，简单易懂！

  3. 所属分类：专业指导

    • 发布日期：2010-11-04
    • 文件大小：1kb
    • 提供者：BWL0123456789

  1. 四位超前进位加法器Verilog HDL

  2. 四位超前进位加法器包括代码，输出值，输出波形，心得体会等。

  3. 所属分类：其它

    • 发布日期：2010-11-04
    • 文件大小：81kb
    • 提供者：BWL0123456789

  1. 四位超前进位加法器

  2. 四位超前进位加法器实验报告，图形及图形分析

  3. 所属分类：软件测试

    • 发布日期：2011-11-28
    • 文件大小：50kb
    • 提供者：tyn243222791

  1. 4位超前进位加法器

  2. 利用超前进位实现的4位加法器 加快了进位传递的速率

  3. 所属分类：专业指导

    • 发布日期：2012-12-12
    • 文件大小：560byte
    • 提供者：sqqklmyt

  1. 四位超进位加法器设计

  2. 关于一个 四位超进位加法器 的设计报告

  3. 所属分类：C/C++

    • 发布日期：2013-07-15
    • 文件大小：1mb
    • 提供者：u011409031

  1. VERILOG 实现的4位超前进位加法器

  2. VERILOG 超前进位加法器 加法器 速度较快

  3. 所属分类：硬件开发

    • 发布日期：2013-12-08
    • 文件大小：153kb
    • 提供者：pkyou81

  1. bit_32_adder超前进位加法器

  2. 这是一个用VERILOG编写得超前进位加法器，比串行进位速度快的多，方便初学者借鉴、参考。

  3. 所属分类：其它

    • 发布日期：2009-03-12
    • 文件大小：429kb
    • 提供者：huqifanpt

  1. 数字电路课程设计之超前进位加法器.doc

  2. 使用Verilog语言实现四位超前进位加法器设计，并使用Quartes编写程序，使用modelsin进行仿真验证设计

  3. 所属分类：硬件开发

    • 发布日期：2020-04-12
    • 文件大小：211kb
    • 提供者：succguan

  1. 超前进位加法器设计（参考资料）.doc

  2. 超前进位加法器verilog代码 verilog代码 , 超前进位

  3. 所属分类：专业指导

    • 发布日期：2019-09-03
    • 文件大小：42kb
    • 提供者：drjiachen

  1. 074-王楠-计组实验二(超前进位加法器设计实验).doc

  2. 计算机组成及汇编原理实验报告-----超前进位加法器设计实验 (1)掌握超前进位加法器的原理及其设计方法。 (2)熟悉CPLD应用设计及EDA软件的使用。

  3. 所属分类：互联网

    • 发布日期：2020-06-03
    • 文件大小：68kb
    • 提供者：m0_46354572

  1. 16位多级先行进位加法器

  2. 有测试文件，代码准确无错。为提高运算速度，可以参照超前进位加法器的设计思路，把16位加法器中的每四位作为一组，用位间快速进位的形成方法来实现16位加法器中的“组间快速进位”，就能得到16位快速加法器。其工作特点是组内并行、组间并行。设16位加法器，4位一组，分为4组：

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：164kb
    • 提供者：qq_45861449

  1. 32位单级先行进位加法器

  2. 有测试文件，代码准确无错。单级先行进位加法器又名局部先行进位加法器（Partial Carry Lookahead Adder）。实现全先行进位加法器的成本太高，一般通过连接一些4或8位的先行进位加法器，形成更多位的局部先行进位加法器。如图4所示为通过级联4个8位的先行进位加法器，构成32位单级先行进位加法器。

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：603kb
    • 提供者：qq_45861449

  1. 8位超前进位加法器的数据流建模+层次建模

  2. 参考4位超前进位加法器的8位超前进位加法器数据流建模+层次建模，试用Verilog HDL对其进行建模，有测试文件，代码准确无错。

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：110kb
    • 提供者：qq_45861449

  1. 4位超前进位加法器的数据流建模+层次建模

  2. 4位超前进位加法器的数据流建模+层次建模，有测试文件，定义两个辅助函数：进位生成函数，进位传递函数。通常把实现上述逻辑的电路称为进位生成/传递部件 。CLA加法器由“进位生成/传递部件”、“CLA部件”和“求和部件”构成 。

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：390kb
    • 提供者：qq_45861449

  1. 4位超前进位加法器的数据流建模

  2. 代码准确可靠。4位超前进位加法器的数据流建模。利用Verilog HDL数据流建模方法建立4位超前进位加法器，并完成仿真和综合

  3. 所属分类：嵌入式

    • 发布日期：2020-11-03
    • 文件大小：381kb
    • 提供者：qq_45861449

  1. 一种改进的三值光学计算机MSD无进位加法器的原理与实现

  2. 一种改进的三值光学计算机MSD无进位加法器的原理与实现

  3. 所属分类：其它

    • 发布日期：2021-02-23
    • 文件大小：252kb
    • 提供者：weixin_38630853
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