摘要： HDLC（高级数据链路控制）的一般实现方法为采用ASIC器件和软件编程等。应用ASIC器件时设计简单，但灵活性较差；软件编程方法灵活，但占用处理器资源多，执行速度慢，实时性不易预测。FPGA器件采用硬件处理技术，可以反复编程，能够兼顾速度和灵活性，并能多路并行处理，实时性能能够预测和仿真。在中小批量通信产品的设计中，FPGA是取代ASIC实现HDLC功能的一种合适选择。 采用Altera公司的FPGA芯片，在MAX+plus II软件平台上实现了多路HDLC电路的设计，并已在某通信产品样

摘    要：本文介绍了一种用FPGA实现的HDLC转E1的协议控制器，能实现将速率为N×64Kbps(N=1~124)的HDLC数据分接至M路(M=1~4)E1信道中传输，并允许各路E1的最大时延为64ms。讨论了E1帧结构设计和系统的FPGA实现方法。关键词: 帧结构；HDLC；E1；FPGA 引言    E1是我国电信传输网一次群使用的传输标准,由于我国的E1资源十分丰富, 这样的传输路径非常容易获得，灵活利用现有丰富的E1信道来传输HDLC数据,可以节约大量传输成本。通常，一路HD

在WTB底层协议的研究中,其基本帧格式与ISO3309的HDLC要求一致,故设计了一种基于FPGA的HDLC编解码器。重点介绍了协议和实现方法，给出了相应的Verilog代码，通过硬件下载与标准的WTB网卡通信,实现相应解析,达到ISO3309的标准要求.