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  1. synopsys软件简介《一》

  2. synopsys软件简介《一》 2007-08-09 一 Astro 　Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高性能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术：PhySiSys和Milkyway DUO结构。 二 DFT DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compil

  3. 所属分类：C++

    • 发布日期：2009-04-30
    • 文件大小：30kb
    • 提供者：beijing20080

  1. Verilog HDL硬件描述语言.pdf

  2. Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

  3. 所属分类：其它

    • 发布日期：2009-05-07
    • 文件大小：4mb
    • 提供者：wuchengbai

  1. verilog hdl description

  2. erilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 　　Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设

  3. 所属分类：其它

    • 发布日期：2009-05-13
    • 文件大小：3mb
    • 提供者：hometownjlu

  1. 键盘扫描程序硬件设计

  2. 键盘扫描程序 用ISE 打开 Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

  3. 所属分类：其它

    • 发布日期：2009-05-20
    • 文件大小：879kb
    • 提供者：longdehai

  1. verilog 简明教程

  2. 对verilog初学者很有用。 Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数 字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结 构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建 模语言。此外，Verilog HDL 语言提供了编程语

  3. 所属分类：嵌入式

    • 发布日期：2009-06-12
    • 文件大小：321kb
    • 提供者：jiang_shuguo

  1. HDL硬件设计语言 Verilog HDL语言基础

  2. Verilog HDL语言基础 门级与结构建模 数据流建模 Verilog HDL语言基础 门级与结构建模 数据流建模 Verilog HDL语言基础 门级与结构建模 数据流建模

  3. 所属分类：专业指导

    • 发布日期：2009-11-21
    • 文件大小：1mb
    • 提供者：abmn03071468

  1. 不同抽象级别的VerilogHDL模型

  2. 门级结构描述 由已设计完成的模块构成更高层次的模块 数据流建模

  3. 所属分类：专业指导

    • 发布日期：2010-09-26
    • 文件大小：251kb
    • 提供者：ai1013547

  1. C++写的8位比较器 用门级建模

  2. 使用class定义了wire类型，能够传递延迟 还用class定义了and门，or门等 然后用门和线组成一个比较器。

  3. 所属分类：C++

  1. c++ 计数器 门级建模

  2. 使用c++写的门级建模的计数器 定义了wire类，and门类，or门，d触发器等 再用这些门和线组成一个计数器

  3. 所属分类：C++

    • 发布日期：2010-11-16
    • 文件大小：940kb
    • 提供者：haonongdehanwei

  1. 移位寄存器 门级建模 c++

  2. 使用wire class，and门class，D触发器class等 一个移位寄存器。数据如left iput，right input， clock，mode（左移还是右移）等从外部文件读入

  3. 所属分类：C++

    • 发布日期：2010-11-17
    • 文件大小：924kb
    • 提供者：haonongdehanwei

  1. 序列检测 状态机 c++

  2. 使用状态机，门级建模，检测一个“01"序列

  3. 所属分类：C++

    • 发布日期：2010-11-17
    • 文件大小：884kb
    • 提供者：haonongdehanwei

  1. 第8章行为建模-三种建模方式

  2. 在前几章中，我们已经介绍了使用门和U D P实例语句的门级建模方式，以及用连续赋值语句的数据流建模方式。本章描述Verilog HDL中的第三种建模方式，即行为建模方式。为充分使用Verilog HDL，一个模型可以包含所有上述三种建模方式

  3. 所属分类：软件测试

    • 发布日期：2011-04-01
    • 文件大小：625kb
    • 提供者：huangyx223

  1. 第9章结构建模-三种实例语句

  2. 本章讲述Verilog HDL中的结构建模方式。结构建模方式用以下三种实例语句描述： • Gate实例语句 • UDP实例语句 • Module实例语句 第5章和第6章已经讨论了门级建模方式和U D P建模方式，本章讲述模块实例语句

  3. 所属分类：软件测试

    • 发布日期：2011-04-01
    • 文件大小：226kb
    • 提供者：huangyx223

  1. 数字设计与综合

  2. 1 Verilog HDL 数字设计综述 2 层次建模的概念 3 基本概念 4 模块和端口 5 门级建模 6 数据流建模 ……

  3. 所属分类：嵌入式

    • 发布日期：2014-04-27
    • 文件大小：13mb
    • 提供者：qq_14946971

  1. Verilog算法及建模整理文档.doc

  2. 整理关于Verilog中的一些基本语法介绍，算法嵌入时用到的建模关键技术分析，包括以下方面： 有关C、Veilog HDL、VHDL，软核、固核、硬核，模块设计流程，门级结构，基本逻辑运算，控制逻辑，同步和异步，总线和时钟。有限状态机，综合的一般原则有关Verilog 中的一些语法，运算符，Wire、reg、tri、memory型，assign和always语句，阻塞赋值和非阻塞赋值，Verilog中使用的一些关键字，

  3. 所属分类：硬件开发

    • 发布日期：2019-06-16
    • 文件大小：231kb
    • 提供者：honjer

  1. Thermolib热力学系统级仿真模型（燃料电池、热电厂、综合能源）.pdf

  2. 燃料电池仿真，能源系统仿真，综合能源，热电厂仿真，thermolib氢探新能源 support(fuelcellin com18610567442 结合经验以及经典的热力学方程、求解器,模拟真实的气体行为 ■理想气体和真实气体的热力学状态计算(Peng- Robinson) 支持气体、液体混合物;可用户自定义化学反应。 具备热力学状态及其变换计算模块 ■包括真实气体模型;等压、等熵、等温、绝热等过程: 质量及能量守恒模型: 气相、液相源模型 热力学状态及状态变化 ■流体总线及状态总线模型,总线内

  3. 所属分类：其它

  1. 汽车级Simulink建模与仿真.ppt

  2. 主要帮助车辆行业的同门simulink建模的快速入门，包括一些比较试用的实例讲解和一些练习题目的提供

  3. 所属分类：制造

    • 发布日期：2020-05-27
    • 文件大小：1mb
    • 提供者：nobody0405

  1. Verilog HDL 模块和端口以及门级建模

  2. 模块定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，模块内部5个组成部分：变量声明、数据流语句、底层模块实例、行为语句块以及任务和函数。

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：23kb
    • 提供者：weixin_38742532

  1. Verilog HDL 学习笔记---数据流建模

  2. 数据流建模意味着根据数据在寄存器之间的流动和处理过程对电路进行描述，而不是直接对电路的逻辑门进行实例引用。通常RTL（Register Transfer Level，寄存器传输级）是指数据流建模和行为级建模的结合。

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：27kb
    • 提供者：weixin_38500734

  1. 基于AMBA架构的SoC系统事务级建模

  2. 1.引言随着集成电路制造技术的发展，VLSI已经进入了SoC(System-on-Chip)片上系统时代。对于复杂的片上系统而言，系统验证占整个设计时间的60%-70%，其中涉及到软件与硬件的协同工作等等。传统的系统验证在RTL级进行，RTL提供更精确接近实现的同时，也加长了验证时间以及此时发现问题再修改带来的成本增加，所以非常有必要地在尽可能早地进行有效的系统验证。SystemC作为一种系统描述语言应运而生，它支持从系统级到门级的描述，解决了传统片上系统设计方法中不同级别使用不同描述语言带来的

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：198kb
    • 提供者：weixin_38637884
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