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搜索资源列表

  1. 高速除法器设计及ASIC实现

  2. 为提高除法计算的速度,提出了新的基216 算法的高速除法器算法,并以专用集成电路设计方法实现。与 MIPS 处理器中使用的除法器相比,电路最大延迟减少了27 % ,计算所需时钟周期数减少了68 % ,速度性能改善了 77 %左右。给出了电路的其他性能指标。该电路适用于对运算速度要求非常高的场合。

  3. 所属分类：其它

    • 发布日期：2010-03-02
    • 文件大小：103kb
    • 提供者：dancia04

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：290kb
    • 提供者：noodles5320

  1. Radix-8复数除法器的设计与实现

  2. ：设计了一种高性能、低功耗的Radix-8时序复数除法器．该复数除法器采用了逐位递归算法 和操作数预变换技术，并在传统结构的基础上，选用冗余形式保留预校正变量，节省了超长进位加 法器的使用，缩短了关键路径的延时．设计还通过实部和虚部商位的合并以及基于6输入查找表结 构的硬件优化，提高了乘加逻辑单元的资源利用率．Stratix-II型现场可编程逻辑器件仿真验证表 明，与使用超长进位加法器的传统结构相比，所设计的复数除法器的速度提高了44％，硬件资源减 少了31％．

  3. 所属分类：专业指导

    • 发布日期：2013-11-14
    • 文件大小：465kb
    • 提供者：wb2009_happy

  1. 定点除法器设计

  2. 在数字信号处理应用中，除法器是重要的计算模块。相对于其它四则运算，除法的实现需要更加复杂的设计。本文在详述了基二Non-Restoring 除法算法后，给出了具体的寄存器配置方案和计算流程。应用Xilinx ISE环境和Modelsim对方案进行了实现及验证。

  3. 所属分类：其它

    • 发布日期：2014-01-12
    • 文件大小：448kb
    • 提供者：bit100691

  1. 将双比特算法应用到有符号除法器中

  2. 文提出了一种方法，将无符号除法中的双比特算法应用到有符号除法中。与传统的有符号算法相比，此法可以大大 提高计算效率，使我们可以进行高性能 CPU 设计。此设计已经通过了软件仿真。

  3. 所属分类：硬件开发

    • 发布日期：2014-08-06
    • 文件大小：498kb
    • 提供者：wb2009_happy

  1. 什么是不恢复余数法～阵列除法器的数学分析(I)

  2. 算器对于CPu的性能有重要影响，除法器是运算器的一个重要组件．除 法器电路常用不恢复余数法，但声称采用了不恢复余数法的各种电路采用的算法却 有明显区别．后续文试图对不恢复余数法及不恢复余数阵列除法器电路进行分析． 给出了不恢复余数法的一种数学形式及证明．这种形式经过等效变形后才成为电路 所用的算法，这一点将在后续文中给出．

  3. 所属分类：硬件开发

    • 发布日期：2014-08-06
    • 文件大小：279kb
    • 提供者：wb2009_happy

  1. 基于SRT算法的单精度浮点除法器

  2. 采用Verilog HDL语言，在FPGA上实现了单精度浮点除法器的设计，通过采用SRT算法、SD表示法、常数比较法以及飞速转换法，进一步提高电路的运算速度。本文使用NC－sim和Maxplus2仿真软件进行前仿真和后仿真，使用Synplify进行逻辑综合，采用的器件是EPF10K40RC208-3，对除法器进行了仿真。

  3. 所属分类：硬件开发

    • 发布日期：2014-08-06
    • 文件大小：151kb
    • 提供者：wb2009_happy

  1. 基于FPGA的除法器算法研究

  2. 基于FPGA的除法器算法研究，讲了除法算法的实现方法，非常有用

  3. 所属分类：讲义

    • 发布日期：2015-04-29
    • 文件大小：795kb
    • 提供者：qq_27809847

  1. 高速除法器设计及ASIC实现

  2. 为提高除法计算的速度,提出了新的基-16算法的高速除法器算法,并以专用集成电路设计方法实现。与 MIPS处理器中使用的除法器相比,电路最大延迟减少了27%,计算所需时钟周期数减少了68%,速度性能改善了 77%左右。给出了电路的其他性能指标。该电路适用于对运算速度要求非常高的场合。

  3. 所属分类：硬件开发

    • 发布日期：2016-01-18
    • 文件大小：31kb
    • 提供者：zhouquan87

  1. verilog 两种方法实现 除法器

  2. 基于verilog的两种方法（算法），实现的除法器，可在modelsim和总和软件中总和验证

  3. 所属分类：硬件开发

    • 发布日期：2018-09-25
    • 文件大小：173kb
    • 提供者：flzili

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-01-26
    • 文件大小：176kb
    • 提供者：funing8258

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-07-17
    • 文件大小：176kb
    • 提供者：chunyu2008

  1. 加减交替法定点原码一位除法器设计.rar

  2. 加减交替法又称不恢复余数法，可以认为是恢复余数法的一种改进算法。当某一次求得的差值（余数Ri）为负时，不恢复它，继续求下一位的商，但用加上除数（+[—Y]补）的办法来取代（-Y）的操作，其他操作依然不变。即： （1）当余数为正时，商上“1”，求下一位商的办法是余数左移一位，再减去除数； （2）当余数为负数时，商上“0”，求下一位商的办法是余数左移一位，再加上除数。 （3）这种方法不用恢复余数，但若最后一次上商 为“0”，而又需要得到正确的余数，则在这最后一次仍需恢复余数。

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：705kb
    • 提供者：u012429555

  1. 一种基于AVR单片机的工频干扰滤除快速算法

  2. 提出了一种利用数字滤波器滤除工频干扰的快速算法。这种算法从AVR单片机内部硬件乘法器的特点出发，采用分配系统数法进行低通数字滤波器设计。经过VMLAB集成开发环境的仿真验证，算法速度快、代码效率高、滤波效果理想。

  3. 所属分类：其它

    • 发布日期：2020-08-01
    • 文件大小：95kb
    • 提供者：weixin_38610012

  1. 基于Verilog计算精度可调的整数除法器的设计

  2. 目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：176kb
    • 提供者：weixin_38735544

  1. EDA/PLD中的基于Verilog计算精度可调的整数除法器的设计

  2. 0 引 言 　　除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。 　　目前，软件方面主要是

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：137kb
    • 提供者：weixin_38678796

  1. 量子点元胞自动机中非恢复二进制阵列除法器的设计

  2. 自1993年以来，量子点细胞自动机（QCA）是下一代计算机的有前途的候选纳米技术，吸引了全世界研究人员的兴趣。分频器是算术逻辑单元的主要组成部分，对算术逻辑单元产生了显着影响。中央处理器的性能。 除法器中使用最广泛的算法是非还原除法器，但尚无文献报道基于QCA的非还原除法器的实现。 本文介绍了QCA中的非还原二进制数组除法器的设计，并使用QCA Designer软件验证了其有效性。 与现有的恢复分配器相比，提出的非恢复分配器具有节省时间的优点并且易于控制。

  3. 所属分类：其它

    • 发布日期：2021-03-26
    • 文件大小：506kb
    • 提供者：weixin_38656395

  1. 改进的Goldschmidt双精度浮点除法器

  2. 针对嵌入式处理器对面积要求极为苛刻的特点，提出了一种改进的基于Goldschmidt算法的双精度浮点除法器。 改进的除法算法的计算过程分为两个阶段，第一阶段采用线性minimax多项式逼近算法得到一个具有15-bit精度的除数倒数的估计值。相比于minimax 二次多项式逼近，一次多项式逼近会获得一个更小的查找表（LUT）以及在部分积累加过程中获得更少的计算量。 在第二阶段，采用基于硬件复用的方法实现两次Goldschmidt迭代，使得两次Goldschmidt迭代仅仅使用一个乘法器和一个求补单

  3. 所属分类：其它

    • 发布日期：2021-01-29
    • 文件大小：662kb
    • 提供者：weixin_38746926

  1. 基于Verilog计算可调的整数除法器的设计

  2. 0 引 言 　　除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。 　　目前，软件方面主要是

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：180kb
    • 提供者：weixin_38590567
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