当产生门控时钟的组合逻辑超过一级时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。 　　图1给出一个含有险象的多级时钟的例子。时钟是由SEL引脚控制的多路选择器输出的。多路选择器的输入是时钟(CLK)和该时钟的2分频 (DIV2)。由图1的定时波形图看出，在两个时钟均为逻辑1的情况下，当SEL线的状态改变时，存在静态险象。险象的程度取决于工作的条件。 多级逻辑的险象是可以去除的。

随着电子技术特别是数字集成电路技术的迅猛发展，市面上出现了FPGA、CPLD等大规模数字集成电路，并且其工作速度和产品质量不断提高。利用大规模数字集成电路实现常规的单稳态集成电路所实现的功能，容易满足宽度、精度和温度稳定性方面的要求，而且实现起来容易得多。下面，笔者就如何在大规模数字集成电路中将输入的窄脉冲信号展宽成具有一定宽度和精度的宽脉冲信号做一详细介绍。　　单稳态脉冲展宽电路　　在众多的CPLD器件中，LatTIce公司在GAL基础上利用isp技术开发出了一系列ispLSI在线可编程逻辑器