介绍了采用 S TA(静态时序分析)对 FPGA(现场可编程门阵列 )设计进行时序验证的基本原理, 并介绍了几种与 S TA相关联的时序约束。针对时序不满足的情况, 提出了几种常用的促进时序收敛的方法。结合设计实例,阐明了 STA在高速、 大规模 FPGA开发中的应用。实践表明, 随着数字设计复杂度的增加,在后端的时序验证环节, 与传统的动态门级时序仿真相比, 采用STA方法的优势在于可以全面、 高效地完成验证任务。

静态时序分析在高速FPGA设计中的应用

2006测试测量和自动化解决方案文集pdf,该资料是基于计算机的测试测量和自动化应用方案2006年优秀论文的合订本，包含全部获奖论文。LabV正W特别奖 基丁虚拟仪器的发动机试验台架系统.… 行业:汽车 院校特别奖 基于LabⅤIEW的智能车仿真平台 64 行业:高校/教育 N系统联盟商特别奖 采用N模块化仪器构建业界领先的RFID测试系统. .67 行业:电信 一等奖 汽车 基于N产品的高压共轨柴油机电控单元测试系统的开发 作者:杭勇杨明陆娟 职务:高级工程师 公司:一汽无锡油泵油嘴研究所

开始有计划写这本书的时候， Altera 还叫 Altera， 还没有加入 Intel 的大家庭， Xilinx 的 ZYNQ 也才刚刚开始有人探索， Altera 大学计划第一次将亚洲创新大赛由传统的 SOPC 大赛 换成了 SOC 大赛，软核变硬核，性能翻几番。 那个时候，能出一本认认真真讲 FPGA 设计的 书， 会得到非常高的评价。 而我，则由于工作变动， 中间拖沓了半年，当半年后再来准备动 笔时，才恍然领悟到， Altera 即将成为 Intel 的可编程事业部， 基于嵌入式硬核的 S

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