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搜索资源列表

  1. 高速电路信号完整性测试,分析和验证

  2. 信号完整性测试内容、常见测试问题及技巧；衡量信号质量的重要手段和方法——眼图、抖动测试 高速互联的阻抗测试

  3. 所属分类：专业指导

    • 发布日期：2010-09-12
    • 文件大小：4mb
    • 提供者：iceseer

  1. 什么高速线缆DAC？有了有源光缆AOC为何还选择DAC？

  2. 在数据中心和互联数据高速发展的时代，DAC凭借其出色的简便性与价格优势极大地扩张其市场，在IDC市场方面更是占领了极大份额。 有了有源光缆AOC为何还选择DAC？

  3. 所属分类：电信

    • 发布日期：2017-12-26
    • 文件大小：340kb
    • 提供者：chaser12

  1. 高速互联链路中参考时钟的抖动分析与测量.pdf

  2. 高速互联链路中参考时钟的抖动分析与测量，高速链路是各电子设备以后重要的组成部分，其设计、性能分析和评估都是热门的话题

  3. 所属分类：硬件开发

    • 发布日期：2020-03-22
    • 文件大小：192kb
    • 提供者：ldd1840

  1. 城域网广域网环境下的SAN互联(英文)

  2. 随着SAN基础架构的普及，在异构环境下将远程设备进行互联的需求也越来越强劲。事实上，许多企业机构正逐渐开始在高速公用或个人网络上对本地SAN进行连接——一种利用了地点上分散的、但实际上却是相互连接的SAN基础架构的新型应用。这种应用通常包括广域数据复制、高速远程集中备份、廉价的远程存储集中化、业务持续性和存储外购等等。

  3. 所属分类：其它

  1. 青岛市地税系统数据专网互联案例

  2. 青岛市税收信息化系统网络由市地税局统一规划。市地税局向电信申请了一条155M的ATM线路,通过CISCO3600路由器和CISCO2600路由器实现了市级地税局和区县级地税局骨干网的互联，其中，每个区县地税局向电信申请的是2M DDN专线；在征收高峰期，2M带宽能完全满足日60M数据量高速通讯的的需求，同时也为VoIP和视频会议系统的应用预留出带宽。

  3. 所属分类：其它

    • 发布日期：2020-07-08
    • 文件大小：105kb
    • 提供者：weixin_38693311

  1. FPGA的系统架构组成和器件互联问题

  2. 通常为一个FPGA+ARM，ARM负责软件配置管理，界面输入外设操作等操作，FPGA负责大数据量运算，可以看做CPU的专用协处理器来使用，也常会用于扩展外部接口。常用的有ARM+FPGA，DSP+FPGA，或者网络处理器+FPGA等种种架构形式，这些架构形式构成整个高速嵌入式设备的处理形态。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：93kb
    • 提供者：weixin_38506798

  1. 高速信号完整性及Checklist.pdf

  2. 物理互联的电阻、电容、电感寄生参数形成的传输线效应影响了系统性能， 有四类广义的信号完整性问题： a) 电路噪声之一——单线网反射（reflection） b) 电路噪声之二——多线网串扰（crosstalk） c) 电源完整性——轨道塌陷（rail collapse）及SSN（simultaneous switching noise）噪声 d) 电源完整性——电磁干扰（EMI） e) 数据完整性——数据传输中的抖动

  3. 所属分类：嵌入式

    • 发布日期：2020-09-02
    • 文件大小：2mb
    • 提供者：shenyuanqiang

  1. 基于ADSP-TS101的高速数字电路设计与仿真

  2. 基于ADSP-TS101高速信号处理系统采用了集成系统设计，硬件部分引入信号完整性分析的设计方法进行高速数字电路的设计，要解决系统中主处理器在较高工作频率300 MHz下稳定工作的问题，以及在两个主芯片之间和主芯片与数据存储芯片之间数据高速互联的问题，提高系统的性能，满足设计要求。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：188kb
    • 提供者：weixin_38663516

  1. 外置预加重均衡器在高速背板互联中的应用

  2. 高速串行接口由于连接简单、数据吞吐量大和先天的共模干扰抑制优势，成为背板互联的首选接口。但是于传输线、连接器以及过孔会对高频信号的衰减，这些问题是系统设计时需要考虑的问题。 　　1 背板链路对信号的衰减 　　背板传输线是整个高速背板链路对信号衰减贡献最大的因素。图1是传输线模型。 　　图1中，R为串联电阻（Ω/英寸）；L为串联电感（H/英寸）；C为并联电容（F/英寸）；G为并联电导（S/英寸）。 　　对于理想传输线，假定R=G=0；而对于实际有损传输线，串联电阻和并联电导均不为零。受

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：201kb
    • 提供者：weixin_38604330

  1. 以QualiPHY为例，如何进行高速串行数据链路一致性测试

  2. 引言 　　时代发展到如今，每一个使用PC电脑的人，都会深刻地体会到科技带给我们的工作和生活的极*利，而这些便利的科技进步集中体现了CPU的越来越高的主频率和越来越大的存储器容量，还有许多其他方面，如芯片之间、模块之间、系统之间的互联总线的数据传输率。图1描述了一块典型的计算机主板，其上运转的总线类型可能包括以太网、USB、PCIExpress、SAS、HDMI、SATA、FBDIMM和UWB等。略微总结一下，我们会发现这些总线结构的共同点有： 　　①都是串行数据链路，发送和接收采用两对差分信号

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：211kb
    • 提供者：weixin_38635979

  1. 高速并行光互联技术及其应用

  2. 本文介绍高速并行互联技术和并行光模块的基本原理，以及在不同领域的应用和发展趋势。并行光互连技术

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：210kb
    • 提供者：weixin_38697979

  1. DSP中的基于TMS320C6455的高速SRIO接口设计与实现

  2. 数字信号处理技术已广泛应用于通信、雷达、图形图像处理等领域。随着现代科技的发展，尤其是半导体工艺的进入深亚微米时代，新的功能强劲的高性能数字信号处理器（DSP）也相继推出，要实现对运算量和实时性要求越来越高的DSP 算法，如对基于分数阶傅立叶变换的Chirp信号检测与估计，合成孔径雷达（SAR）成像，高频地波雷达中的自适应滤波和自适应波束形成等算法，单片 DSP 仍然显得力不从心。软硬件结合构建宽带互联并行处理的数据处理系统是实现高速实时数据处理的有效方案。基于这样的方案设计理念，采用多DSP、

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：353kb
    • 提供者：weixin_38703626

  1. 蓝牙技术未来发展更加注重低功耗和互联性

  2. 蓝牙无线技术已经成为一种全球通用的无线技术标准，通过蓝牙技术能够实现多种电子设备间进行简单的相互连接。自1998年推出以来，经过1.0、2.0、3.0几个版本的发展，到2010年7月推出了4.0版本，蓝牙技术的关键指标也经历了由便捷互联到高速再到低功耗的演变。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：201kb
    • 提供者：weixin_38666697

  1. 元器件应用中的FPGA的系统架构组成和器件互联问题

  2. 通常来讲，“一个好汉三个帮”，一个完整的嵌入式系统中由单独一个FPGA使用的情况较少。通常由多个器件组合完成，例如由一个FPGA+CPU来构成。通常为一个FPGA+ARM，ARM负责软件配置管理，界面输入外设操作等操作，FPGA负责大数据量运算，可以看做CPU的专用协处理器来使用，也常会用于扩展外部接口。常用的有ARM+FPGA，DSP+FPGA，或者网络处理器+FPGA等种种架构形式，这些架构形式构成整个高速嵌入式设备的处理形态。　　不得不说的是，随着技术的进步，现在CPU中集成的单元也随之增

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：94kb
    • 提供者：weixin_38689736

  1. 基于ADSP-TS101的高速数字电路设计与仿真

  2. 基于ADSP-TS101高速信号处理系统采用了集成系统设计，硬件部分引入信号完整性分析的设计方法进行高速数字电路的设计，要解决系统中主处理器在较高工作频率300 MHz下稳定工作的问题，以及在两个主芯片之间和主芯片与数据存储芯片之间数据高速互联的问题，提高系统的性能，满足设计要求。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：186kb
    • 提供者：weixin_38557095

  1. 基于DSP+FPGA的高速数据处理与存储系统设计

  2. 针对信号处理数据量大、实时性要求高的特点，从实际应用出发，设计了以双DSP+FPGA为核心的并行信号处理模块。为了满足不同的信号处理任务需求，FPGA可以灵活地选择与不同的DSP组成不同的信号处理结构，同时为满足大数据存储要求设计了可方便网络控制的数据存储模块。模块之间可以通过自定义LVDS接口实现互联，组成一个系统。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：473kb
    • 提供者：weixin_38673738

  1. 基础电子中的高速互联链路中参考时钟的抖动分析与测量

  2. 在高速互联链路中，发送器的参考工作时钟的抖动是影响整个系统性能的关键因素之一。本文对时钟抖动的主要概念、测试方法及注意事项、测试难点进行分析和探讨。 　　高速互联链路介绍 　　任何一个通信链路都包含三个部分：发送器（TX）、媒质（信道）、接收器（RX）。对于高速的串行互联链路也包含这三个部分，如下图1所示为一个典型的高速互联链路的结构图。其中发送器包括了：并行转换串行、编码（比如8b10b编码）、发送信号优化（如预加重）、发送驱动等功能。接收器包括了：时钟恢复、数据恢复、接收信号优化（如均衡

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：38kb
    • 提供者：weixin_38689338

  1. 基于ADS5474采样系统高速互联仿真

  2. 高速数字设计需要考虑高速信号互联中出现的信号完整性问题。该文阐述了基于ADS5447的高速数据采样系统的设计实例中的LVPECL时钟设计方法,采用预加重和均衡技术提高数字LVDS输出传输距离的设计方法。利用HyperLynx软件进行仿真,取得良好的效果,对于实际电路设计有相当的指导作用。

  3. 所属分类：其它

    • 发布日期：2021-02-20
    • 文件大小：331kb
    • 提供者：weixin_38575456

  1. 一种基于vxBus的PPC与FPGA高速互联的驱动设计方法

  2. 目前很多高实时性、高数据吞吐率、高灵活性的信号处理平台选择以vxworks为操作系统,PPC与FPGA之间以高速RapidIo为互连的组织架构。很多时候，驱动设计者用对寄存器、内存直接访问的方式进行驱动的设计和开发，这种驱动设计方法管理混乱，不适宜驱动的模块化设计，不利于FPGA设备的抽象。针对这些问题，本文基于VxWorks的vxBus驱动开发模型，提出了一种PPC与FPGA间以高速RapidIo为互连的驱动设计方法，实现了FPGA设备的高抽象，大大有利于应用开发者对FPGA设备的透明调用，实

  3. 所属分类：其它

    • 发布日期：2021-01-29
    • 文件大小：780kb
    • 提供者：weixin_38526208

  1. 基于高速数字电路设计与仿真

  2. 基于ADSP-TS101高速信号处理系统采用了集成系统设计，硬件部分引入信号完整性分析的设计方法进行高速数字电路的设计，要解决系统中主处理器在较高工作频率300 MHz下稳定工作的问题，以及在两个主芯片之间和主芯片与数据存储芯片之间数据高速互联的问题，提高系统的性能，满足设计要求。 　　1 系统硬件设计 　　1．1 数模混合部分的设计 　　A／D是数字和模拟混合部分，是设计重点考虑的部分之一。数字部分的频率高，模拟部分对于扰很敏感，处理不好，数字信号很容易干扰模拟信号，出现电磁干扰问题。降

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：447kb
    • 提供者：weixin_38647039
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