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  1. 高速ADC的低抖动时钟设计

  2. ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：75kb
    • 提供者：weixin_38742453

  1. 高速ADC低抖动时钟稳定电路

  2. 本文以一些典型的基奉模拟IC为设计基础,着重对延迟锁相环电路的各个单元电路设计逐一进行了分析和研究,并对总体电路进行了功能和参数的模拟分析,其结果较为满意。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：99kb
    • 提供者：weixin_38677260

  1. 基于锁相环的高速示波器等效采样系统设计

  2. 采用小数分频锁相环芯片ADF4351作为采样时钟发生器，利用FPGA进行等精度测频，运用差频法顺序等效采样原理，设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样时钟，利用4片最高采样率为250 MS/s的8 bit ADC进行时间交替采样，使系统的最高实时采样率达到1 GS/s。由于采用低抖动的时钟源，系统在DC到500 MHz的设计带宽内保持了良好的噪声性能，信噪比优于基于DDS技术的等效采样系统。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：446kb
    • 提供者：weixin_38689477

  1. 电源技术中的高速ADC的低抖动稳定电路方案

  2. 近年来，由于半导体技术、数字信号处理技术及通信技术的飞速发展，A/D、D/A转换器近年也呈现高速发展的趋势。随着数字信号处理技术在高分辨率图像、视频处理及无线通信等领域的广泛应用，对高速、高精度、基于标准COMS工艺的可嵌入式ADC的需求日益迫切。此外对于正在兴起的基于IP库设计和片上系统（SOC）集成研究来说，对低功耗、小面积、低电压以及可嵌入设计的ADC核心模块需求更甚。 　　由于高速、高精度A/D转换器（ADC）的发展，尤其是能直接进行中频采样的高分辨率数据转换器的上市，对稳定的采样时钟

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：197kb
    • 提供者：weixin_38594252

  1. 模拟技术中的3GSps超高速ADC系统设计解决方案

  2. 包含千兆采样率ADC的系统设计会遇到许多复杂情况。面临的主要挑战包括时钟驱动、模拟输入级和高速数字接口。本文探讨了如何才能克服这些挑战，并给出了在千兆赫兹的速度下进行系统优化的方法。在讨论中，时钟设计、差分输入驱动器的设计、数字接口和布局考虑都是十分复杂的问题。本文中的参考设计将采用ADC083000/B3000。    时钟源是高速数据转换系统中最重要的子电路之一。这是因为时钟信号的定时精度会直接影响ADC的动态性能。为了将这种影响最小化，ADC的时钟源必须 具有很低的定时抖动或相位噪声。如果

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：149kb
    • 提供者：weixin_38742124

  1. 高速ADC低抖动时钟稳定电路

  2. 近年来，由于半导体技术、数字信号处理技术及通信技术的飞速发展，A／D、D／A转换器近年也呈现高速发展的趋势。随着数字信号处理技术在高分辨率图像、视频处理及无线通信等领域的广泛应用，对高速、高精度、基于标准COMS工艺的可嵌入式ADC的需求日益迫切。此外对于正在兴起的基于IP库设计和片上系统(SOC)集成研究来说，对低功耗、小面积、低电压以及可嵌入设计的ADC核心模块需求更甚。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：560kb
    • 提供者：weixin_38608379

  1. 一种高速连续时间Sigma-Delta ADC设计

  2. 在TSMC O．18 μm CMOS工艺下设计了一款宽带宽、低功耗的连续时间Sigma-Delta ADC调制器。该调制器可以应用于无线通信、视频、医疗和工业成像等领域，它采用三阶RC积分环路滤波结构，提高了可达到的精度。针对环路延时降低系统稳定性的问题，在环路中引入半个采样周期的延时，以此提高调制器的精度；同时采用非回零的DAC结构来减小系统对时钟抖动的敏感度。通过结构的选取和非回零的DAC结构的使用，调制器对时钟抖动有很强的忍受能力。该Sig-ma-Delta ADC的带宽可以达到5 MHz

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：263kb
    • 提供者：weixin_38629303

  1. 模拟技术中的高速ADC的低抖动时钟设计

  2. 引言       ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。除由量化错误引入的噪声不可避免外，可以采取许多措施以减小到达ADC前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC的供电以及采用退耦电容等。本文主要讨论采样时

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：77kb
    • 提供者：weixin_38737335

  1. 3GSps超高速ADC系统设计解决方案

  2. 包含千兆采样率ADC的系统设计会遇到许多复杂情况。面临的主要挑战包括时钟驱动、模拟输入级和高速数字接口。本文探讨了如何才能克服这些挑战，并给出了在千兆赫兹的速度下进行系统优化的方法。在讨论中，时钟设计、差分输入驱动器的设计、数字接口和布局考虑都是十分复杂的问题。本文中的参考设计将采用ADC083000/B3000。    时钟源是高速数据转换系统中重要的子电路之一。这是因为时钟信号的定时精度会直接影响ADC的动态性能。为了将这种影响化，ADC的时钟源必须 具有很低的定时抖动或相位噪声。如果在选择

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：136kb
    • 提供者：weixin_38517997