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资源分类
搜索资源列表
数字时钟(VHDL)
数字时钟实验秒分时的计数,且有调表和定时报警功能
所属分类:
专业指导
发布日期:2009-05-20
文件大小:766976
提供者:
jtgbg
交通信号控制器(VHDL)
交 通 信 号 控 制 器(V H D L)
所属分类:
交通
发布日期:2009-07-10
文件大小:76800
提供者:
gushan0825
硬件描述语言(VHDL)与应用
硬件描述语言(VHDL)与应用主要介绍:硬件模型概述、基本的VHDL编程语言、VHDL模型组织、VHDL综合工具使用等。
所属分类:
专业指导
发布日期:2009-10-21
文件大小:1048576
提供者:
zlzlh5
数字均衡器的FPGA实现(VHDL)
数字均衡器的FPGA实现(VHDL),数字均衡器是通讯信道抗码间干扰的重要环节,这是一个用vhdl写的代码以及用SYNPLIFY8.0综合的RTL电路图 它包含三个模块FILTER,ERR_DECISION,ADJUST 希望对大家有用
所属分类:
硬件开发
发布日期:2009-12-12
文件大小:76800
提供者:
zhaotian1573
8位除法器的毕业设计
本课题的来源是基于超高速集成电路硬件描述语言(VHDL)及MAX + Plus II软件开发工具的进行模拟仿真的8位除法器,该除法器用于实现8位的除法运算。
所属分类:
嵌入式
发布日期:2010-05-16
文件大小:438272
提供者:
wuxiaodong1
eda(vhdl)经典教程课件
eda(vhdl)经典教程课件eda(vhdl)经典教程课件
所属分类:
专业指导
发布日期:2010-05-30
文件大小:18874368
提供者:
shisange1002
FPGA/CPLD轻松实现CRC16位校验(VHDL源码)
FPGA/CPLD轻松实现CRC16位校验(VHDL源码) 数据通信中,多字节的数据参与CRC校验。 CCITT标准的校验多项式:0x1021,用于HDLC等通信帧
所属分类:
硬件开发
发布日期:2010-06-15
文件大小:257024
提供者:
zhifu001
VHDL培训教程(VHDL详解)--浙江大学
VHDL培训教程 (VHDL详解)--浙江大学。 VHDL培训教程 (VHDL详解)--浙江大学。
所属分类:
专业指导
发布日期:2010-08-21
文件大小:380928
提供者:
jm1231
FPGA很有价值的VHDL编程实例(word)
FPGA很有价值的VHDL编程实例(word)。 FPGA很有价值的VHDL编程实例(word)。
所属分类:
硬件开发
发布日期:2010-09-01
文件大小:357376
提供者:
jm1231
怎样写testbench(VHDL)
一步步教你写testbench(VHDL)
所属分类:
专业指导
发布日期:2010-09-25
文件大小:102400
提供者:
liangxwhu
数电实验——8位寄存器源代码(VHDL)
数电实验——8位寄存器源代码(VHDL)
所属分类:
专业指导
发布日期:2011-01-06
文件大小:684
提供者:
sd501
数电实验——分频器源代码(VHDL)
数电实验——分频器源代码(VHDL)
所属分类:
专业指导
发布日期:2011-01-06
文件大小:1024
提供者:
sd501
数电实验——一位全加器源代码(VHDL)
数电实验——一位全加器源代码(VHDL)
所属分类:
专业指导
发布日期:2011-01-06
文件大小:374
提供者:
sd501
SPI串口的内核实现(vhdl)
SPI串口的内核实现(vhdl) (1)收发两个方向完全独立,每个方向分为数据和状态通道。 (2)16位数据总线,1位控制指示。
所属分类:
嵌入式
发布日期:2011-08-16
文件大小:13312
提供者:
szm_soft
小波变换的源代码(VHDL)包含Testbench
小波变换的源代码(VHDL),包含Testbench
所属分类:
硬件开发
发布日期:2011-09-10
文件大小:430080
提供者:
under120
多路抢答器 基于EDA(VHDL)设计
多路抢答器 基于EDA(VHDL)设计 用于学习做实验时作参考用。
所属分类:
IT管理
发布日期:2012-04-13
文件大小:237568
提供者:
vention1
EDA(VHDL)技术实用教程3版课件
EDA(VHDL)技术实用教程3版课件。这内容很简单,希望能对初学者有用。
所属分类:
专业指导
发布日期:2009-03-22
文件大小:6291456
提供者:
vhdl2009
简易计算机系统(CPU)综合设计设计报告及工程文件(VHDL).zip
按照给定的数据通路、数据格式和指令系统,使用 EDA 工具设计一台用硬连线逻辑控制的简易计算机。利用QuartusII平台,通过VHDL语言设计完成了一个简易CPU
所属分类:
专业指导
发布日期:2020-07-21
文件大小:5242880
提供者:
hyl1181
华南理工大学数字系统设计期末试卷(VHDL).zip
华南理工大学数字系统设计期末试卷(VHDL).zip
所属分类:
专业指导
发布日期:2020-12-08
文件大小:1048576
提供者:
weixin_42859280
UART32:这是基于UART(VHDL)的32位协议-源码
UART32 这是基于UART(VHDL)的32位协议 该文件夹包含协议文件 此文件包含接收器的Vivado项目
所属分类:
其它
发布日期:2021-03-11
文件大小:11534336
提供者:
weixin_42169971
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