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搜索资源 - （verilog）简化的RISCCPU设计（夏宇闻老师书上的）
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（verilog）简化的RISC CPU设计（夏宇闻老师书上的）
已经完成调试，在Quartus13.1上综合和仿真无误，波形正确。改了点复位和时钟gen的时钟触发沿。
所属分类：
硬件开发
发布日期：2020-09-13
文件大小：355kb
提供者：
weixin_43379645
