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  1. 基于FPGA的DDR控制器设计

  2. 介绍了 DDR SDRAM 控制器的系统命令和结构 ,设计了一种基于状态机的 DDR SDRAM 控制器 。利 用状态机对读写操作进行控制可提高系统性能 ,给出了基于 FPGA 的控制器的仿真结果 。

  3. 所属分类：硬件开发

    • 发布日期：2010-06-05
    • 文件大小：7mb
    • 提供者：xiaozunding

  1. 主板常规信号的走线要求

  2. 主板常规信号的走线要求，ＣＰＵ，ＤＤＲ，ＰＣＩ，等等 资料

  3. 所属分类：专业指导

    • 发布日期：2010-09-01
    • 文件大小：43kb
    • 提供者：QQ17268821

  1. ＤＤＲ，ＳＤＲＡＭ布线规范

  2. ＤＤＲ，ＳＤＲＡＭ布线规范ＤＤＲ，ＳＤＲＡＭ布线规范

  3. 所属分类：硬件开发

  1. 多核DSP芯片TMS320C6678的DDR3接口设计

  2. 多核处理器由于其性能较高，一般用于较复杂的实现功能较多的应用场合，外接高速大容量的 ＤＤＲ３是硬件设计 需要解决的关键问题之一。本文以８核 ＤＳＰ芯片 ＴＭＳ３２０Ｃ６６７８为应用平台，介绍了该处理器外接 ＤＤＲ３的设计方法。 文中详细介绍了 ＤＤＲ３的硬件接口设计、稳定参考电源设计、复位和上电时序、针对 ＤＤＲ３的ＰＣＢ布线设计、ＤＤＲ３的初 始化以及读写 ＤＤＲ３的时序和方法

  3. 所属分类：硬件开发

    • 发布日期：2018-01-13
    • 文件大小：886kb
    • 提供者：drjiachen

  1. Double Data Rate DDR3 SDRAM Controller IPCore Users Guide

  2. Lattice Double Data Rate DDR3 SDRAM Controller IPCore Users Guide, 详细说明了其ＤＤＲ３　ｃｏｎｔｒｏｌｌｅｒＩＰ．

  3. 所属分类：其它

    • 发布日期：2019-03-08
    • 文件大小：4mb
    • 提供者：tbzj_2000

  1. 基于多种软件的DDR3的关键时序参数的仿真与分析

  2. 目前在板级设计中ＤＤＲ芯片的使用变的越来越频繁，ＤＤＲ３存储器毫无疑问已经成为目前服务器和计算机系统的主流应用，因此地位变的非常重要。ＤＤＲ内存相比于其他的存储器，在时钟频率不变的情况下，可以在一个周期内完成两次边缘采样。ＤＤＲ３己经将数据传输速率提升至１６００ＭＨｚ［ｉ］，但是同时数据信号的建立以及保持时间变的越来越短，对供电电压以及参考电压的稳定性要求也越来越高，总之对ＤＤＲ３的时序提出了更高的要求。

  3. 所属分类：硬件开发

    • 发布日期：2019-04-27
    • 文件大小：5mb
    • 提供者：u011817089

  1. 大容量存储器集成电路的测试

  2. 目前国内电脑内存条及配套产品、语言复读机、ＤＶＤ机以及数码相机、数码录音、ＭＰ３等方面，对存储器电路需求量超过８０００万只，随着各类电子产品的数码化和大容量化，对存储器电路的需求还将大幅增长，对存储器集成电路测试系统的需求也就越来越迫切。　大容量存储器集成电路的测试系统是科技型中小企业技术创新基金项目，是根据大容量存储器集成电路ＳＤＲＡＭ、ＤＤＲ　ＳＤＲＡＭ和：ｆｌａｓｈ　ＲＡＭ的发展趋势而研究开发的测试系统。方案的主要内容为测试方法和测试程序研究开发，其次是测试板、适配器及生产性测试设备的研制

  3. 所属分类：其它

    • 发布日期：2020-11-18
    • 文件大小：130kb
    • 提供者：weixin_38693084

  1. EDA/PLD中的DDR SDRAM控制器的FPGA实现

  2. 摘要：ＤＤＲ ＳＤＲＡＭ高容量和快速度的优点使它获得了广泛的应用，但是其接口与目前广泛应用的微处理器不兼容。介绍了一种通用的ＤＤＲ ＳＤＲＡＭ控制器的设计，从而使得ＤＤＲ ＳＤＲＡＭ能应用到微处理器中去。 关键词：ＤＤＲ ＳＤＲＡＭ控制器 延时锁定回路 ＦＰＧＡＤＤＲ ＳＤＲＡＭ是建立在ＳＤＲＡＭ的基础上的，但是速度和容量却有了提高。首先，它使用了更多的先进的同步电路。其次，它使用延时锁定回路提供一个数据滤波信号。当数据有效时，存储器控制器可使用这个数据滤波信号精确地定位数据，每１６位输出

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：64kb
    • 提供者：weixin_38638163