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搜索资源列表

  1. 16位乘法器 很有用

  2. 16位乘法器 16位乘法器 16位乘法器 16位乘法器

  3. 所属分类：其它

    • 发布日期：2009-08-15
    • 文件大小：51kb
    • 提供者：msjjie

  1. EDA电子学课程设计——乘法器

  2. EDA电子学课程设计，实现乘法器功能。键盘输入，数码管分时显示16位字符。采用改进的乘法算法。

  3. 所属分类：其它

    • 发布日期：2010-06-26
    • 文件大小：321kb
    • 提供者：kuangsh1988

  1. 在MAX+PLUS II中，设计一个半加器和或门、4－16译码器和4位向量乘法器

  2. 1.利用文本编辑器和VHDL语言设计一个半加器和或门，将其定义成Symbol图元，在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中，接入输入电平信号和输出LED显示器，通电验证并抄写其真值表。 2.利用VHDL语言设计一个4－16译码器，下载后实现。 3.利用VHDL语言设计一个4位向量乘法器，下载后实现。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：355kb
    • 提供者：bi_qianyu

  1. 16位乘法器VerilogHDL源代码

  2. 16位乘法器VerilogHDL源代码，适合于初学者

  3. 所属分类：硬件开发

    • 发布日期：2011-08-27
    • 文件大小：7kb
    • 提供者：a2668240714

  1. 16位乘法器

  2. verilog的16位乘法器，面向初学者。

  3. 所属分类：硬件开发

    • 发布日期：2011-09-09
    • 文件大小：623byte
    • 提供者：dance_zzy

  1. verilog HDL 16位乘法器实现及testbench文件

  2. 适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。

  3. 所属分类：其它

    • 发布日期：2011-10-28
    • 文件大小：1kb
    • 提供者：fenglema

  1. 4*4位阵列乘法器设计

  2. 4*4位阵列乘法器设计 　用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b

  3. 所属分类：专业指导

    • 发布日期：2013-03-03
    • 文件大小：371kb
    • 提供者：nctm1990

  1. FPGA实现16位乘法器

  2. Verilog实现的16为乘法器，并用仿真代码。

  3. 所属分类：硬件开发

    • 发布日期：2013-03-17
    • 文件大小：782kb
    • 提供者：luohaoxiaoqi

  1. verilog实现的4位节省进位乘法器

  2. 利用verilog实现的四位节省进位乘法器，最大延时为3.372ns，资源为16个LUT

  3. 所属分类：硬件开发

    • 发布日期：2013-05-05
    • 文件大小：2kb
    • 提供者：lujin0808

  1. 乘法器设计

  2. 16位乘法器设计，详细verilog代码

  3. 所属分类：其它

    • 发布日期：2013-12-06
    • 文件大小：2kb
    • 提供者：u013059851

  1. Verilog 16位乘法器

  2. 通过移位相加的方法，实现两个16位二进制数据的相乘。经过测试，能够得到正确的结果。

  3. 所属分类：硬件开发

    • 发布日期：2014-03-30
    • 文件大小：2kb
    • 提供者：mzy00001

  1. 16位低能耗阵列乘法器

  2. 我做的16位的降低精度的乘法器

  3. 所属分类：硬件开发

    • 发布日期：2017-02-17
    • 文件大小：114kb
    • 提供者：xjtu_noc_wei

  1. 自己编写的STM8S103-16*16乘法器

  2. STM8S103只能做8*8位乘法器。资源里用汇编做了16*16位乘法器。解决了在中断中做16*16位乘法溢出出错的问题

  3. 所属分类：C++

    • 发布日期：2018-06-13
    • 文件大小：3mb
    • 提供者：tigerkiller

  1. 16位寄存器组成32位大数乘法器

  2. 基于emu8086微机模拟器的16位寄存器构成32位大数乘法器的实验

  3. 所属分类：讲义

  1. 16位乘法器的编写

  2. 4*4 16位无符号位的乘法器， 编写逻辑是按照算数运算来执行的 分为4行分别计算 ，然后移位相加，得出结果

  3. 所属分类：专业指导

    • 发布日期：2018-07-31
    • 文件大小：5mb
    • 提供者：qq_29639535

  1. vhdl 16位乘法器

  2. 使用硬件编程语言设计了一个16位加法器 并用matlab模拟输入和输出 并对这次课程设计进行了总结 Matrix calculation is one of the fundamental mathematic calculations commonly used in advanced signal processing algorithms for a wide range of applications, such as satellite navigation systems, com

  3. 所属分类：硬件开发

    • 发布日期：2019-05-19
    • 文件大小：7mb
    • 提供者：piinkyang

  1. 用verilog编写16位加法器乘法器自动售货机.pdf

  2. 包括如下实验的verilog设计报告：实验 1 十六位超前进位加法器、实验二 十六位加减法器、实验三 十六位的乘法器、实验四 自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。

  3. 所属分类：电信

    • 发布日期：2020-04-27
    • 文件大小：282kb
    • 提供者：weixin_42596755

  1. 64bit二进制整数乘法器.zip

  2. 用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16小位宽乘法器来实现，底层乘法器使用FPGA内部IP实现；经过基于modelsim仿真软件对电路进行功能验证，基于Quartus平台对代码进行综合及综合后仿真，电路综合后的工作频率大于100MHz

  3. 所属分类：硬件开发

    • 发布日期：2020-06-01
    • 文件大小：4kb
    • 提供者：Adams_Paul

  1. 支持8 位定点操作的SIMD乘法器设计与实现

  2. 本文在 32×32 位乘法器基础上进行改进，实现了一种支持 8 位定点操作的 32 位 SIMD 乘法器。该乘法器是由四个16×16 位乘法器组合而成，并通过取不同的操作数并 将结果组合拼接从而实现 SIMD 功能。进一步通过采用基 4Booth 编码、华莱士树压缩等技 术提高运算速度，工作频率可达1.5Ghz

  3. 所属分类：其它

    • 发布日期：2021-03-12
    • 文件大小：384kb
    • 提供者：weixin_38513665

  1. verilog HDL 16位乘法器实现及testbench文件

  2. 适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。 适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。

  3. 所属分类：其它

    • 发布日期：2021-02-27
    • 文件大小：2kb
    • 提供者：q408761081
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