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搜索资源列表

  1. 多功能数字钟电路 多功能数字钟电路

  2. 附录一 24进制计数器 附录二 60进制计数器模块的电路 附录三 电路图的总设计 附录四 直流稳压电路设计电路图

  3. 所属分类：专业指导

    • 发布日期：2009-06-12
    • 文件大小：3mb
    • 提供者：guopeng1987

  1. 利用VHDL语言编写的数字时钟

  2. 利用VHDL语言编写的数字时钟，具有60进制以及24进制计数器，并可自动清零

  3. 所属分类：C/C++

    • 发布日期：2009-08-05
    • 文件大小：525byte
    • 提供者：lanpaopao286

  1. 24进制计数器 时钟电路

  2. 24进制计数器 Proteus仿真 用7.4以上版本打开

  3. 所属分类：嵌入式

    • 发布日期：2010-01-06
    • 文件大小：79kb
    • 提供者：fc7758258

  1. 24进制计数器 课程设计 武汉理工大学

  2. 24进制计数器 课程设计 武汉理工大学 有用得到的哦

  3. 所属分类：专业指导

    • 发布日期：2010-05-26
    • 文件大小：130kb
    • 提供者：tracylover

  1. 24进制计数器(基于VHDL语言)

  2. 24进制计数器(基于VHDL语言)用VHDL语言书写

  3. 所属分类：C/C++

    • 发布日期：2010-06-04
    • 文件大小：141kb
    • 提供者：swp0314

  1. 60进制和24进制计数器基于VHDL语言编写

  2. 60进制和24进制计数器基于VHDL语言编写 60进制和24进制计数器基于VHDL语言编写

  3. 所属分类：C/C++

    • 发布日期：2010-06-04
    • 文件大小：229kb
    • 提供者：swp0314

  1. 自动电子钟EDA设计

  2. 电子钟是一个将“时”“分”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，秒由一个灯显示，将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”计数器的输出状态四段显示译码器译码。通过六位ＬＥＤ七段显示器显示出来。秒就由灯的闪烁来表示。

  3. 所属分类：专业指导

    • 发布日期：2010-06-12
    • 文件大小：197kb
    • 提供者：zjznxf

  1. 数字电子钟课程设计报告

  2. 1 数字电子钟设计方案 1.1 数字计时器的设计思想 要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒

  3. 所属分类：专业指导

  1. 数字电子时钟课程设计报告

  2. 要点在于用555芯片连接输出为一秒的多谐振荡器用于时钟的秒脉冲,用74LS160(10进制计数器)74LS00(与非门芯片)等连接成60和24进制的计数器,再通过七段数码管显示，构成了简单数字电子钟。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-12
    • 文件大小：1mb
    • 提供者：yumingy719

  1. 数字电子钟实验报告有完整电路图

  2. 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。

  3. 所属分类：软件测试

    • 发布日期：2011-04-25
    • 文件大小：2mb
    • 提供者：jinshenxiaomei

  1. 数字电子钟实验报告有完整电路图

  2. 目录 数字电子钟系统设计摘要 1.1数字电子钟摘要………………………………………..3 1.2本文关键词……………………………………………..3 第二章 数字电子中系统具体设计过程与实现 2.1.技术指标…………………………………………….....4 2.2系统设计……………………………………………….4 2.2.1 系统框图……………………………………….6 2.2.2 方案论证……………………………………...7 2.3单元电路………………………………………………..8 2.3.1 分频器

  3. 所属分类：电信

    • 发布日期：2011-05-10
    • 文件大小：2mb
    • 提供者：xatuljt

  1. VHDL数字24进制计数器

  2. VHDL数字24进制计数器 VHDL数字24进制计数器

  3. 所属分类：专业指导

    • 发布日期：2011-05-16
    • 文件大小：44kb
    • 提供者：yar494

  1. 用74ls161做的24进制计数器

  2. 用74ls161做的24进制计数器，可以看看，免费的，用七段数码管做的

  3. 所属分类：其它

    • 发布日期：2011-12-15
    • 文件大小：94kb
    • 提供者：meishuzhou

  1. 计数器实验

  2. 1．测试74LS90逻辑功能，记录其逻辑功能。 2．用模拟示波器显示74LS90模10计数器的QB和CLK。 3．用74LS90设计一个电路实现100进制计数器和24进制计数器。

  3. 所属分类：专业指导

    • 发布日期：2013-06-21
    • 文件大小：112kb
    • 提供者：rebehcca

  1. 24进制计数器

  2. 这是基于VHDL语言设计的24进制计数器，通过对输入脉冲实现计数。

  3. 所属分类：专业指导

    • 发布日期：2014-09-13
    • 文件大小：1mb
    • 提供者：mting1106

  1. VHDL 24进制计数器

  2. VHDL 24进制计数器，VHDL语言编写

  3. 所属分类：其它

    • 发布日期：2009-02-13
    • 文件大小：929byte
    • 提供者：guaidaodl

  1. Verilog自顶向下设计24进制计数器（FPGA)

  2. 使用Verilog自顶向下设计24进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。

  3. 所属分类：硬件开发

    • 发布日期：2018-04-25
    • 文件大小：228kb
    • 提供者：weixin_39603637

  1. 24小时制数字时钟设计.rar

  2. 压缩包内包含三个文件，皆是经过quartus软件仿真验证无误的。其中clock_60为可启动/暂停、复位、进位的60进制计数器，clock_24为为可启动/暂停、复位、进位的24进制计数器，clock_day将前两个源码封装后的模块进行连接，即可得到24小时制的时、分、秒时钟，该时钟具有进位、复位、启动/暂停的功能。

  3. 所属分类：硬件开发

    • 发布日期：2019-05-18
    • 文件大小：704kb
    • 提供者：x_s_yu

  1. 24进制计数器数码管显示用VHDl编写.zip

  2. 24进制计数器数码管显示用VHDl编写

  3. 所属分类：嵌入式

    • 发布日期：2019-06-20
    • 文件大小：53kb
    • 提供者：qq_36596540

  1. 二十四进制计数器.zip

  2. 这是我们数电实验题目： 使用74ls160和74ls161设计24进制计数器即： 用一片 74LS160 同步十进制计数器和一片 74LS161 同步二进制计数器，连接成二十四 进制的计时电路。输入信号为数字脉冲信号。

  3. 所属分类：其它

    • 发布日期：2020-07-03
    • 文件大小：120kb
    • 提供者：qq_43482287
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