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  1. （2，1，2）卷积码的译码设计

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  3. 所属分类：其它

    • 发布日期：2009-05-08
    • 文件大小：424960
    • 提供者：zxk6804765

  1. （2，1，7）卷积码

  2. 其中包括卷积码的编码器与译码器的设计方案，对学习卷积友有帮助。

  3. 所属分类：专业指导

    • 发布日期：2009-12-30
    • 文件大小：329728
    • 提供者：cgh4152161

  1. 卷积码的编译码过程和性能 ofdm matlab

  2. 主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。 实验原理

  3. 所属分类：其它

    • 发布日期：2010-06-03
    • 文件大小：124928
    • 提供者：andylinzi520

  1. （2,1,5）卷积码编译码器基于FPGA设计与实现

  2. 毕业设计，（2，1，5）的卷积码和基于硬判决的维特比译码，在quartus平台上运行的

  3. 所属分类：硬件开发

    • 发布日期：2011-04-08
    • 文件大小：10485760
    • 提供者：yumygirl

  1. 卷积码编译码器的VHDL 设计

  2. 由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA（Field Programmable Gate Array——现场可编程门阵列）进 行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101，111]的(2，1，3)卷积码为例，介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式；文献[4] 采用VerilogHDL 语言，对(2，1，7)卷积码的V

  3. 所属分类：IT管理

    • 发布日期：2011-06-09
    • 文件大小：226304
    • 提供者：xiaohangjiayou

  1. 卷积码差错控制系统的仿真

  2. 移动通信也是一门实践性非常强的课程，实验教学在整个课程的教学中占据了非常重要的地位。在学生学习了现代通信原理、数字信号处理（DSP技术）等课程后，学生已经具有了一定的理论基础和实验技能，在此基础上本实验课程开设的主要作用和目的在于： 1． 帮助学生更好地理解移动通信系统，掌握各种移动通信系统的模型 2． 帮助学生熟悉常用的通信系统仿真平台，学习仿真模型的设计，掌握通信系统的仿真方法，学会利用仿真软件对系统性能进行评价； 1.3 课程设计的主要内容和要求 （1）课程设计的主要内容： 1、 系统包

  3. 所属分类：专业指导

    • 发布日期：2012-06-23
    • 文件大小：816128
    • 提供者：devil1991

  1. costas_loop代码

  2. clear all; close all; clc; % 最近同步技术里面有很多关于costas环的帖子,很多集中讨论环路滤波的，也有自己做了程序发出来。但都没有一个完整的结论和系统的有方向性的讨论点.最近做了一个simulink仿真.个人认为现有的所谓经典方法很难被别人掌握.因此，从锁相环的原理出发,结合现成的经典方法,做了这个仿真.说明一下: % 一个是高载频,一个是低载频的。低载频的我用的FIR代替的积分清零器,大家可以换成积分清零器件.阶数应该几阶就可以了。 % % 1:如果是没有进行

  3. 所属分类：IT管理

    • 发布日期：2012-10-08
    • 文件大小：9216
    • 提供者：panjie0949

  1. 基于FPGA的卷积码译码器的方案

  2. 本文基于FPGA技术设计了一种（2，1，8）卷积码的硬判决维特比译码器。该译码器以FPGA片内的寄存器作为路径度量和幸存路径的存储单元，经分析得出了路径度量单元的最小位宽，有效降低了对芯片资源的消耗。采用截短译码算法，降低了硬件的复杂度。采取了一种巧妙的方法实现了译码器的启动过程单元。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：74752
    • 提供者：weixin_38560502

  1. 通信与网络中的基于FPGA的卷积码译码器的方案

  2. 卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。它克服了分组码由于以码块为单位编译码而使分组间的相关信息丢失的缺点。（2，1，8）卷积码在2G、3G通信系统中得到了广泛的运用。CDMA/IS-95系统的前向信道[3]、CDMA20001x的前反向链路都使用了生成多项式为（561，753）码率为1/2的（2，1，8）卷积码。针对目前卷积码译码器占用资源较多，最高工作频率较低的缺点，本文设计了一种新的基于FPGA的（2，1，8）卷积码译码器。该译码器工作频率高，输出时延小，占用资源少

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：123904
    • 提供者：weixin_38624519

  1. 单片机与DSP中的基于TMS320C6000系列DSP的维特比译码程序优化设计

  2. 摘要：在软件无线电技术中，经常采用DSP芯片实现信道解码，但维特比译码算法在DSP上的运行速度限制了DSP译码在高速实时系统中的应用。针对TMS320C6000系列DSP的特点，提出了一种优化的译码程序设计方案。利用DSP的并行运算能力，极大地缩短了译码器中“加比选”单元的运算时间。优化后的程序比优化前的译码速度上提高约4倍。当在167MHz的TMS320C6701上运行的时候，对（2，1，7）卷积码的译码速度可以达到870kbps。     关键词：数字信号处理器 维特比译码器 软件无线电

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：193536
    • 提供者：weixin_38523618