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搜索资源列表

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：127kb
    • 提供者：kevinsjtu

  1. 8位二进制全加器设计 杭州电子科技大学 EDA实验报告

  2. 8位二进制全加器设计 杭州电子科技大学 EDA实验报告

  3. 所属分类：专业指导

    • 发布日期：2010-05-24
    • 文件大小：90kb
    • 提供者：abc519516

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8mb
    • 提供者：zt839486421

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：155kb
    • 提供者：do622

  1. 组成原理课程设计代码——完整版

  2. 序 号 实验项目 名称 实 验 内 容 学时 要求 性质 类别 所用主要仪 器及台套数 所在实验室 1 QuartusII的使用 在本次实验中，学会QuartusII软件的使用，然后利用此系统完成： 〈１〉 一位全加器设计 〈２〉 并行八位寄存器设计。 下载到实验箱上，在实验箱上验证。 必做 验证 专业基础 计算机组成原理实验箱30台 P4计算机60台 硬件基础实验室 2 层次化设计方法 在本次实验中，学会层次化设计方法，利用该方法完成： 〈１〉同步二进制计数器 〈２〉多位二进制加法器 下载到

  3. 所属分类：专业指导

    • 发布日期：2010-09-18
    • 文件大小：5kb
    • 提供者：chitu1

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8mb
    • 提供者：sundyqt

  1. 8位二进制全加器的设计

  2. 简易的八位8位二进制全加器的设计，里面包含有实验的全部步骤

  3. 所属分类：专业指导

    • 发布日期：2010-11-28
    • 文件大小：135kb
    • 提供者：annie34_l

  1. Verilog-HDL实践与应用系统设计

  2. Verilog-HDL实践与应用系统设计本书从实用的角度介绍了硬件描述语言Verilog-HDL。通过动手实践,体验Verilog-HDL的语法结构、功能等内涵。在前五章,以简单的实例列举了Verilog-HDL的用法;在后四章,以应用系统为例详细讲解了系统设计的全过程。书中的全部例子都给出了仿真结果,其源代码都在本书所附的CD-ROM中,并均经过验证无误。 本书的前半部分特别适合于初学者,也可作为工程技术人员的参考内容。后半部分很适合工程开发和研究人员参考。本书除了介绍Verilog-HDL

  3. 所属分类：嵌入式

    • 发布日期：2011-02-22
    • 文件大小：14mb
    • 提供者：zhlyz2003

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：127kb
    • 提供者：zhlyz2003

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：155kb
    • 提供者：wwe12580

  1. 8位串行加法器

  2. 用一个一位二进制全加器设计一个8位二进制全加器

  3. 所属分类：专业指导

    • 发布日期：2012-10-23
    • 文件大小：64kb
    • 提供者：lidaoshi

  1. 《EDA电路设计》课程结课论文备选题目

  2. 想 用程序输入方法设计一个带有异步复位和同步加载功能的十进制加法计数器。 2. 用程序输入方法设计一个16位二进制加法计数器。 3. 用原理图输入方法设计一个1位2进制全加器。 4. 用程序输入方法设计一个2选1多路选择器。 5. 用程序输入方法设计一个4选1多路选择器。 6. 用程序输入方法进行交通灯控制器设计。 7. 设计一个含有异步清零和计数使能的16位二进制加减可控计数器。 8. 用原理图输入方法设计一个2位10进制频率计。 9. 用程序输入方法设计一个8位2进制全加器。

  3. 所属分类：数据库

    • 发布日期：2012-12-04
    • 文件大小：27kb
    • 提供者：feng019738

  1. 北邮大二下数电VHDL实验报告

  2. 1.用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 3.用3线-8线译码器（74LS138）和逻辑门设计实现函数F，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 4.用VHDL语言设计实现一个3位二进制数值比较器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信

  3. 所属分类：硬件开发

    • 发布日期：2013-10-19
    • 文件大小：554kb
    • 提供者：u011370608

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：127kb
    • 提供者：feng1o

  1. mulitisim的仿真软件的测试多种芯片

  2. 1.用与非门74LS00和异或门74LS86设计一个1位二进制全加器 2.用或非门74LS02构成一个基本SR锁存器 3.用集成D触发器74LS74和异或门74LS86构成一个T触发器 4.用集成JK触发器74LS112设计一个同步的3进制计数器，要求写出详细的设计过程 5.用集成计数器74LS161和与非门电路74LS20采用反馈清零法设计一个模7的计数器 6.用集成计数器74LS161和与非门电路74LS20采用反馈置数法设计一个模8的计数器（要求显示后8种状态10001001…1010

  3. 所属分类：讲义

    • 发布日期：2016-01-05
    • 文件大小：1mb
    • 提供者：qq_24091613

  1. multisim13八位全加器

  2. 设计总体分为两部分，一部分为8位二进制数的输入和储存电路，另一部分则为8位二进制的计算和输出的电路。模块大致由加数的输入，加法运算和运算结果的显示组成，其中两个8位二进制的数据从存储器传向运算器时，它们之间的电路由时钟信号进行控制。

  3. 所属分类：其它

    • 发布日期：2017-12-01
    • 文件大小：386kb
    • 提供者：qq_37015678

  1. EDA实验指导和学习

  2. 熟悉MAX+PLUⅡ的设计过程 一位二进制全加器的VHDL设计 用原理图输入法设计8位全加器 设计含异步清零和同步时钟使能的加法计数器 数控偶数倍分频器的设计

  3. 所属分类：专业指导

    • 发布日期：2009-03-20
    • 文件大小：5mb
    • 提供者：qq315932864

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：155kb
    • 提供者：ljj0709

  1. 模电 数电 单片机笔试及面试问题.pdf

  2. 该文档包括数电、模电、单片机、计算机原理等笔试问题，还讲解了关于面试的问题该如何解答，对大家有一定的帮助电流放大就是只考虑输岀电流于输入电流的关系。比如说,对于一个uA级的信号,就需要放大后才能驱动 一些仪器进行识别(如生物电子),就需要做电流放大 功率放大就是考虑输出功率和输入功率的关系。 其实实际上,对于任何以上放大,最后电路中都还是有电压,电流,功率放大的指标在,叫什么放大,只 是重点突出电路的作用而已。 15.推挽结构的实质是什么? 般是指两个三极管分别受两互补信号的控制,总是在一个三极

  3. 所属分类：嵌入式

    • 发布日期：2019-10-12
    • 文件大小：649kb
    • 提供者：fromnewword

  1. 模拟电路和数字电路笔试知识和面试知识.pdf

  2. 每次面试都被问到模电和数电，因此想给大家分享一份关于模拟电子技术的面试题，希望有所帮助电流放大就是只考虑输出电流于输入电流的关系。比如说,对于一个uA级的信号,就需要放大后才能驱动 些仪器进行识别(如生物电子),就需要做电流放大。 功率放大就是老虑输出功率和输入功率的关系。 其实实际上,对于任何以上放大,最后电路中都还是有电压,电流,功率放大的指标在,叫什么放大,只 是重点突出电路的作用而已 15.推挽结构的实质是什么? 般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截

  3. 所属分类：讲义

    • 发布日期：2019-08-18
    • 文件大小：614kb
    • 提供者：maosheng007
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