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搜索资源列表

  1. MAX+PLUS软件的使用及设计流程

  2. MAX+PLUS软件的使用及设计流程 实验一 MAX+PLUSⅡ软件的使用及设计流程 1 实验二 七段译码器的设计 6 实验三 数码管扫描显示电路 8 实验四 八位加法器的设计 10 实验五 抢答器的设计 12 实验六 六十进制计数器设计 14 实验七 秒表的设计 16 实验八 序列检测器的设计 18 实验九 数字频率计的设计 20 实验十 数字钟的设计 22 实验十一 电子琴设计 25 附录一：EDA开发套件使用说明 27

  3. 所属分类：专业指导

    • 发布日期：2009-04-29
    • 文件大小：8mb
    • 提供者：neo_matrixv

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：127kb
    • 提供者：kevinsjtu

  1. 用原理图输入法设计8位全加器

  2. 一个八位全加器可以有7个1位全加器和1个半加器构成，加法器间的进位可以串行的方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。

  3. 所属分类：专业指导

    • 发布日期：2009-11-17
    • 文件大小：565kb
    • 提供者：tzd529585047

  1. 8位加法器的设计（EDA技术）

  2. Word文档 自己编写的 完全按照研究生的论文格式 可是费了我好长时间 也是我们暑期实习的任务

  3. 所属分类：专业指导

    • 发布日期：2010-07-20
    • 文件大小：300kb
    • 提供者：shunshun199111

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：155kb
    • 提供者：do622

  1. EDA可编程逻辑之8位加法器的设计实验报告

  2. EDA可编程逻辑之8位加法器的设计实验报告

  3. 所属分类：专业指导

    • 发布日期：2010-12-01
    • 文件大小：77kb
    • 提供者：xiaoye2008

  1. Verilog-HDL实践与应用系统设计

  2. Verilog-HDL实践与应用系统设计本书从实用的角度介绍了硬件描述语言Verilog-HDL。通过动手实践,体验Verilog-HDL的语法结构、功能等内涵。在前五章,以简单的实例列举了Verilog-HDL的用法;在后四章,以应用系统为例详细讲解了系统设计的全过程。书中的全部例子都给出了仿真结果,其源代码都在本书所附的CD-ROM中,并均经过验证无误。 本书的前半部分特别适合于初学者,也可作为工程技术人员的参考内容。后半部分很适合工程开发和研究人员参考。本书除了介绍Verilog-HDL

  3. 所属分类：嵌入式

    • 发布日期：2011-02-22
    • 文件大小：14mb
    • 提供者：zhlyz2003

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：127kb
    • 提供者：zhlyz2003

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：155kb
    • 提供者：wwe12580

  1. [EDA技术举例]数字钟设计及显示 8位加法器的设计

  2. [EDA技术举例]数字钟设计及显示 8位加法器的设计

  3. 所属分类：专业指导

    • 发布日期：2008-06-16
    • 文件大小：2mb
    • 提供者：jinchengzhou

  1. VHDL 8位乘法器设计

  2. 完整的实验报告 由8位加法器构成的以时序逻辑方式设计的8位乘法器。其乘法原理是：乘法通过逐项位移相加原理来实现，以被乘数的最低位开始，若为1，则乘数左移后与上一次和相加，若为0，左移后以全零相加，直至被乘数的最高位。

  3. 所属分类：C/C++

    • 发布日期：2012-06-24
    • 文件大小：106kb
    • 提供者：yy304856224

  1. 基于VHDL静态显示8位二进制并行加法器的实现

  2. 基于VHDL静态显示8位二进制并行加法器的实现，课程设计的文档

  3. 所属分类：其它

    • 发布日期：2012-07-08
    • 文件大小：794kb
    • 提供者：henren555

  1. Radix-8复数除法器的设计与实现

  2. ：设计了一种高性能、低功耗的Radix-8时序复数除法器．该复数除法器采用了逐位递归算法 和操作数预变换技术，并在传统结构的基础上，选用冗余形式保留预校正变量，节省了超长进位加 法器的使用，缩短了关键路径的延时．设计还通过实部和虚部商位的合并以及基于6输入查找表结 构的硬件优化，提高了乘加逻辑单元的资源利用率．Stratix-II型现场可编程逻辑器件仿真验证表 明，与使用超长进位加法器的传统结构相比，所设计的复数除法器的速度提高了44％，硬件资源减 少了31％．

  3. 所属分类：专业指导

    • 发布日期：2013-11-14
    • 文件大小：465kb
    • 提供者：wb2009_happy

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：127kb
    • 提供者：feng1o

  1. 8位加法器的设计

  2. 怎么说呢，这个文档比较详细的介绍了相关的做法，并且包含了一定的车工序代码，希望能帮助到大家

  3. 所属分类：讲义

    • 发布日期：2015-06-10
    • 文件大小：447kb
    • 提供者：qq_25751453

  1. vhdl 设计典型实例

  2. 包括8位加法器的设计, 分频电路, 数字秒表的设计

  3. 所属分类：专业指导

    • 发布日期：2009-03-29
    • 文件大小：556kb
    • 提供者：xiaoyi3110

  1. 8位带符号二进制加法器（verilog）

  2. 设计带符号位的 8 位加法器电路，每个加数的最高位为符号位，符号位‘1’ 表示-，符号位‘0’表示+

  3. 所属分类：讲义

    • 发布日期：2018-12-09
    • 文件大小：614byte
    • 提供者：weixin_44030801

  1. 8位乘法器的设计

  2. 设计并调试好一个8位乘法器，并用MAX+plus II实验开发系统进行系统仿真。这里的设计思路是由8位加法器构成的以时序逻辑方式设计的8位乘法器。

  3. 所属分类：嵌入式

  1. 64位子字并行加法器的设计

  2. 采用最小数目位数为4的加法器（带进位输入输出）为底层模块（使用超前进位法），然后通过两个底层模块用串联进位（类似于行波进位）的方法构成基础单元8位加法器的模型。最后再用8个8位加法器模型构成总体系统模型。 输入被加数和加数的信号，以及mode和进位输入信号后，系统利用mode和各进位输入对基本8位模型的进位传递即进位输入端进行控制，选择接受指定进位的输入还是低级模块的进位输出。以此来实现不同模式下的64位子字并行加法算法。

  3. 所属分类：其它

    • 发布日期：2011-12-22
    • 文件大小：270kb
    • 提供者：daihaibo1989

  1. 基于FPGA的24×24位低功耗乘法器的设计

  2. 通过对现有编码算法的改进，提出一种新的编码算法，它降低功耗的方法是通过减少部分积的数量来实现的。因为乘法器的运算主要是部分积的相加，因此，减少部分积的数量可以降低乘法器中加法器的数量，从而实现功耗的减低。在部分积的累加过程中．又对用到的传统全加器和半加器进行了必要的改进，避免了CMOS输入信号不必要的翻转，从而降低了乘法器的动态功耗。通过在Altera公司的FPGA芯片EP2CTOF896C中进行功耗测试，给出了测试结果，并与现有的两种编码算法进行了比较。功耗分别降低3．5％和8．4％。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：399kb
    • 提供者：weixin_38745859
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