主要针对高速ADC测试技术进行研究，其时钟信号及输入模拟信号均需要输入非常“干净”即抖动很小的信号，从理论上分析了不同的时钟抖动在不同速率下对ADC测试结果的影响。实际使用ATE针对一款12位、105 MS/s高性能ADC进行测试，分别采用两种不同时钟抖动条件的模块提供时钟信号和输入模拟信号，对比两种情况下测得的ADC动态参数如SNR、SINAD、SFDR等测试结果，SNR测试结果在不同的频点约有2~5 dB的差异，验证了信号抖动对ADC测试结果带来了不可忽视的影响。