此接口实现CPU对CPLD寄存器的访问，CPLD与PXA270的静态存储器接口相连，工作在16位VLIO模式下。此接口工作在104 MHz(CPU时钟)，CPU片选、写使能和读使能信号被用来解码CPU周期。CPU地址位A9被用来区分是当前要访问CPLD寄存器，还是SRAM。当A9=0时。访问CPLD寄存器；当2A9=1时，访问SRAM。  来源:ks99

如图所示为IDE控制器系统级框图，其中分为4个模块，即CPU接口和寄存器、SRAM控制器、PIO状态机和DMA状态机模块。 　　如图　IDE控制器系统级框图　　  来源:ks99