如图所示为UART IrDA系统框图，其中16倍的时钟来源于外部分立器件或UART接口。 　　如图 UART IrDA系统框图　　本设计中提供的Verilog源程序包括了UART的发送模块和接收模块，发送数据和接收数据通过一个8位的并行口传递。设计中提供的IrDA的Verilog源码模拟了安捷伦的HSDL-7000器件，其中包含编解码部分，每个编解码操作都是在16倍的时钟的驱动下完成的。而且此时钟满足的条件为初始化时，IrDA的数据速率为9.6 Kb/s，之后调整到16倍波特率。　　  来

IrDA Version 1.O标准可以支持115.2 Kb/s数龆遮率，IrDA Version 2.0可以支铪到4 Mb/s数据速率 本设计符合 IrDA Version1.0标准，支持115.2 Kb/s数据速率。 　　IrDA协议包括3个部分，即物理层、链路接入层和链路管理层。该谈讨为物理层，如图1所不为其原理框图。其中微处理翻微控制器及UART/RS-232的选择取决于系统对数据速率的要求，如果数据速率超过115.2 Kb/s，需要通过微处理器/微控制器的数 　　据/地址总线扩展；如

ART和IrDA设计可以在内核电压1.8V，具有128个宏单元的器件CoolRunner2(XC2C128-TQG144C)中实现，并且提供了ISE环境下的源码及Testbench文件。　　逻辑资源使用情况如表所示，剩余的资源可以实现用户逻辑。 　　如表　　设计范例逻辑资源使用户逻辑 　　本设计提供了Verilog源代码及Testbench文件，可以对其进行功能验证和时序验证。如图1和如图2所示分别为ModelSim仿真发送及接收功能仿真波形。 　　如图1 IrDA_UART发送和

ART和IrDA设计可以在内核电压1.8V，具有128个宏单元的器件CoolRunner2(XC2C128-TQG144C)中实现，并且提供了ISE环境下的源码及Testbench文件。　　逻辑资源使用情况如表所示，剩余的资源可以实现用户逻辑。 　　如表　　设计范例逻辑资源使用户逻辑 　　本设计提供了Verilog源代码及Testbench文件，可以对其进行功能验证和时序验证。如图1和如图2所示分别为ModelSim仿真发送及接收功能仿真波形。 　　如图1 IrDA_UART发送和