搜索资源 - DDR高速布线规则

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ARM11高速电路设计与仿真
现代电子设备正向小型化和多功能化方向发展,因而要求其印制电路板具有高速、高集成度和高可靠性等特性。同时系统工作频率的提升和信号上升沿/下降沿时间的缩短,使得互连线的传输线效应越来越明显,从而导致信号在传输过程中产生反射、串扰等问题,甚至产生电源完整性问题和电磁干扰问题。仅仅根据一些经验规则进行PCB设计很难保证不出现信号完整性问题,更无法保证电源完整性和电磁兼容性。必须使用专业的仿真工具对PCB进行仿真以得出符合各方面要求的设计规范。高速PCB设计的难点已从单纯的信号完整性问题,向
所属分类：硬件开发
- 发布日期：2013-02-17
- 文件大小：20971520
- 提供者：pengwangguo

ALLEGRO 高级约束规则 _ .pdf
ALLEGRO约束规则_ .pdf 在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些规则分配到各类 net group 上。下面以 ddr 为例，具体说明这些约束设置的具体步骤。 1．布线要求 DDR 时钟: 线宽 10mil，内部间距 5mil，外部间距 30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil 以内 DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距 20mil，应走成菊花链
所属分类：硬件开发
- 发布日期：2013-04-23
- 文件大小：1048576
- 提供者：yuanqing17

DDR2Layout指导手册
DDR2Layout指导手册 DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。PCB设计软件以Cadence Allgro 16.3为例。第一步，确定拓补结构（仅在多片DDR芯片时有用）首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3
所属分类：硬件开发
- 发布日期：2018-04-20
- 文件大小：2097152
- 提供者：fanpeng314