摘要：本文介绍一种基于 FPGA高精度时间数字转换电路的设计方法，利用片内锁相环（PLL）和环形移位寄存器，采用不高的系统时钟便可得到很高的时间分辨率，且占用较少逻辑资源。可作为功能电路独立使用，也可作为 IP核方便地移植到其他片上系统（SOC）中。在 Altera公司的 Stratix和 Cyclone系列芯片上实现时，时间分辨率昀高可达 3.3ns。时序仿真和硬件测试表明该方法的可行性和准确性。 　　1．引言 　　时间数字转换电路 TDC (Time to Digital Convert