输出偏移约束的情况相对输入要简单得多，图1所示是一个输出电路的模型，时钟路径上包含相位调整单元，如DCM。时钟到输出的延时（Clock To Output Delay）指的是从FPGA时钟输入引脚开始，经过相位调整单元到输出寄存器再到数据输出引脚的延时。输出偏移约束即约束这段路径允许的最大时间。UCF例子如下： 　　图1 输出偏移约束示意　　图中的SYS＿Clk泌须是FPGA引脚上的时钟， 不能用内部时钟来做输出偏移约束．在Timing Analyzer 中会得到图2所示的报告。其中，灰色