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  1. EDA/PLD中的基于FPGA的LVDS接口应用

  2. 摘要 介绍了LVDS技术的原理，对LVDS接口在高速数据传输系统中的应用做了简要的分析，着重介绍了基于FPGA的LVDS_TX模块的应用，并通过其在DAC系统中的应用实验进一步说明了LVDS接口的优点。 　　介绍了基于FPGA的LVDS模块的应用，实现了将数据通过FPGA（Ahera StratixII EP2S90）的LVDS发送模块的传输，以640 Mbit·s-1数据率送至DAC电路。 　　1 LVDS技术简介 　　LVDS,即Low-Voltage Differential Sig

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：807kb
    • 提供者：weixin_38751014

  1. EDA/PLD中的基于FPGA技术高频疲劳试验机控制器的设计

  2. 1 简介 　　现场可编程门阵列FPGA(FieldProgrammable Gate Array)是美国Xilinx公司于1984年首先开发的一种通用型用户可编程器件。FPGA既具有门阵列器件的高集成度和通用性，又有可编程逻辑器件用户可编程的灵活性。 　　FPGA由可编程逻辑单元阵列、布线资源和可编程的I/O单元阵列构成，一个FPGA包含丰富的逻辑门、寄存器和I/O资源。一片FPGA芯片就可以实现数百片甚至更多个标准数字集成电路所实现的系统。 　　FPGA的结构灵活，其逻辑单元、可编程内部

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：83kb
    • 提供者：weixin_38656374

  1. EDA/PLD中的应对FPGA/SDI子系统中的高速板布局挑战

  2. 简介 　　电视和影院已经进入数字时代。视频图像曾以标准传输率(270Mb/s)传输，后来升级到高传输率(1.485Gb/s)，现在已上升到3Gb/s。更高传输率实现了更高分辨率的娱乐图像传输，但同时也使硬件工程师和物理布局设计师面临着更大的挑战。很多视频系统都采用多功能FPGA和多传输率SDI集成电路，以支持高性能专业视频在长距离的传输。FPGA需要高密度、细迹线宽度的传输，而高速模拟SDI传输需要阻抗匹配和信号保真。本论文概述了硬件工程师面临的挑战，并为处理这些挑战提供了建议。 　　FPG

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：272kb
    • 提供者：weixin_38569219

  1. EDA/PLD中的基于FPGA和LVDS技术的光缆传输技术

  2. 1 引言 　　某飞行器发射前，需测试飞行器各项参数，参数测试是通过数据记录器记录飞行器数据并传至地面测试台。测试过程中，为了保证测试人员人身安全，飞行器和地面测试台间距需有300 m，两者间采用长线数据传输。现有的技术有：RS一485总线，在几百米时，传输速度较低；CAN总线虽具有较高的可靠性，但传输速度也较低；而千兆以太网接口的传输速度很快，但以太网协议复杂，不适用。为此，这里提出一种基于FPGA和LVDS接口器件的光缆传输技术。 　　2 LVDS简介 　　低电压差分信号(Low Vol

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    • 发布日期：2020-11-07
    • 文件大小：247kb
    • 提供者：weixin_38626179

  1. EDA/PLD中的FPGA DCM时钟管理单元简介及原理

  2. DCM概述 　　DCM内部是DLL(Delay Lock Loop(?)结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT（相移）,可以从0变到255。所以我们可以假设内部结构里从clkin到clk_1x之间应该有256根延时线（实际上,由于对不同频率的时钟都可以从0变到255,延时线的真正数目应该比这个大得多）。DCM总会把输入时钟clkin和反馈时钟clkfb相比较,如果它们的延时差不等于所设置的PHASESHIFT,DCM就会改变在clkin和clk

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：67kb
    • 提供者：weixin_38576561

  1. EDA/PLD中的基于FPGA和AD1836的I2S接口设计

  2. I2S总线协议简介 　　I2S（Inter IC Sound Bus）是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准，它既规定了硬件接口规范，也规定了数字音频数据的格式。I2S有三个主要的信号： 　　（1）串行时钟BCLK，也叫位时钟，即对应于数字音频的每一位数据，BCLK都有一个脉冲。BCLK的频率=2×采样率×采样位数。 　　（2）帧时钟LRCLK，用于切换左右声道的数据。LRCLK为“1”表示正在传输的是右声道的数据，为“0”则表示正在传输的是左声道的数据。LRCL

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    • 发布日期：2020-11-19
    • 文件大小：128kb
    • 提供者：weixin_38706743

  1. EDA/PLD中的JavaCard CPU的设计与FPGA实现

  2. 1 JavaCard简介 　　智能卡是指集成了CPU、ROM、RAM、COS(芯片操作系统)和EEPROM，能储存信息和图像，具备读/写能力，信息能被加密保护的便携卡。智能卡的最基本标准是 ISO/IEC7816。智能卡在银行、电信等行业得到广泛应用，但在发展过程中也遇到很多问题，主要有：各厂商指令集不统一；编程接口APIs太复杂；开发环境不通用，新卡开发都要熟悉开发环境；系统不兼容，专卡专用。由于开发门槛过高，影响了智能卡的发展。市场对智能卡的发展提出了新的要求，Sun公司提出了Java

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    • 发布日期：2020-11-18
    • 文件大小：159kb
    • 提供者：weixin_38678510

  1. EDA/PLD中的EDK简介

  2. EDK是Xilinx提供的用于构建基于Xilinx FPGA的嵌入式系统设计工具套件，在本章中将系统地介绍该工具的有关些概念，并通过范例来说明其使用方法，以及嵌入式设计的技巧。 　　基本的嵌入式设计流程如下图所示。 　　图1 基本的嵌入式设计流程 　　说明如下。 　　(1)在基于EDK的嵌入式系统设计过程中ISE软件一般在后台运行，XPS工具会通过功能调用的形式来访问ISE中的各种实现模块，并完成后端的实现工作。 　　(2)xPS主要用于嵌入式系统的硬件部分的设计，如处理器的硬件规

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    • 发布日期：2020-11-17
    • 文件大小：69kb
    • 提供者：weixin_38644097

  1. EDA/PLD中的主流FPGA简介

  2. 多个平台中的每一个都针对特定的应用领域进行了优化，将系统成本降到了最低。 　　(1) Spartan-3A平台：针对I/O进行了优化。 　　针对那些I/O数和性能比逻辑密度更重要的应用，特别适用于桥接、差分信号和存储器接口这些需要宽接口或多个接口，以及一定处理能力的应用。 　　(2) Spartan-3E平台：针对逻辑进行了优化。 　　针对那些逻辑密度比I/O数更重要的应用，特别适于逻辑集成、DSP协处理和嵌入式控制，这些需要进行大量处理和窄接口或少量接口的应用。 　　(3)parta

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    • 发布日期：2020-11-17
    • 文件大小：53kb
    • 提供者：weixin_38722052

  1. EDA/PLD中的ICAP模块简介

  2. ICAP模块实现了架构和FPGA配置控制器之间的接口，该模块基元就像边界扫描模块基元一样。其例化无需额外的逻辑单元，因为这些端口嵌入在FPGA中。要在器件配置完成后读取配置比特流，ICAP宏必须被例化，ICAP模块也常用于实现Spartan-3A／3AN／3A DSP平台中的多重启动功能。如果ICAP被用于实现一种以上的功能，如多重启动和比特流验证，那么当连接至ICAP时就需要考虑信号优先级和控制。可以和多路复用器或更为复杂的仲裁逻辑一样简单。 　　图 所示为ICAP基元的示意。 　　图

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    • 发布日期：2020-11-17
    • 文件大小：105kb
    • 提供者：weixin_38735987

  1. EDA/PLD中的NIOS软核处理器的Linux引导程序U-boot设计

  2. 摘要：针对将cClinux向Nios处理器移植过程中的启动加载程序U-boot bootloader进行研究。首先介绍移植的步骤，然后利用bootloader的设计思想，着重讨论U-boot在Nios中的设计与实现，最后对U-boot在基于Linux的嵌入式系统 中的运用作了探索和展望。 关键词：U-boot bootloader uClinux Nios软核1 概述1.1 Nios简介Nios是Altera公司以RISC为基础的可配置、可裁减软核处理器。它具有16位指令集和16/32位数

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    • 发布日期：2020-12-10
    • 文件大小：104kb
    • 提供者：weixin_38699724

  1. EDA/PLD中的FPGA 简介

  2. FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 　　FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：49kb
    • 提供者：weixin_38734037

  1. EDA/PLD中的FPGA设计流程

  2. Altera的Quartus:registered: II 是业内领先的FPGA设计软件，具有最全面的开发环境，实现无与伦比的性能表现，而且效率高，易于使用。详细的FPGA设计流程信息可以参考以下的网页： Quartus II 在线演示 Quartus II 使用手册简介 (PDF) Quartus II 手册 EDA合作伙伴设计流程支持 Quartus II 软件在设计流程方法、系统设计、时序逼近方法、系统内验证技术以及第三方EDA支持等方面都具有其独特的优势。下面是Quartus

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    • 发布日期：2020-12-09
    • 文件大小：87kb
    • 提供者：weixin_38520192

  1. EDA/PLD中的FPGA构成3/3相双绕组感应发电机励磁控制系统

  2. FPGA构成3/3相双绕组感应发电机励磁控制系统 １ 系统简介 ３／３相双绕组感应发电机带有两个绕组：励磁补偿绕组和功率绕组，如图１所示。励磁补偿绕组上接一个电力电子变换装置，用来提供感应发电机需要的无功功率，使功率绕组上输出一个稳定的直流电压。 图１中各参数的含义如下： ｉsa，ｉsb，ｉsc--补偿绕组中的励磁电流；ｕsa，ｕsb，ｕsc--补偿绕组相电压；ｉpa，ｉpb，ｉpc--功率绕组电流；ｕpa，ｕpb，ｕpc--功率绕组相电压；ｕdc--二极管整流桥

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    • 发布日期：2020-12-08
    • 文件大小：136kb
    • 提供者：weixin_38608379

  1. EDA/PLD中的DVB-C解交织器的FPGA实现

  2. 卷积交织和解交织原理简介 　　在DVB-C系统当中，实际信道中的突发错误往往是由脉冲干扰、多径衰落引起的，在统计上是相关的，所以一旦出现不能纠正的错误时，这种错误将连续存在。因此在DVB-C系统里，采用了卷积交织来解决这种问题。它以一定规律扰乱源符号数据的时间顺序，使其相关性减弱，然后将其送入信道，解交织器按相反规律恢复出源符号数据。 　　DVB-C的卷积交织和解交织原理为：交织由I=12(I为交织深度)个分支构成。每个分支的延时逐渐递增，递增的单元数M=n/I=204/12=17(M为

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：94kb
    • 提供者：weixin_38569219