摘要：本文详细介绍了OPB总线仲裁器的信号和仲裁机理。在QuartusII8.0平台上,分别用固定优先级算法和LRU算法,用硬件描述语言(verilog HDL)对OPB总线仲裁器进行了RTL硬件建模。并用FPGA进行实现,并比较了仿真结果和综合结果,两种算法都通过了RTL和网表之间的形式验证。 　　0 引言 　　随着 SOC 设计技术的发展，为了使IP 核集成更快速、更方便，缩短进入市场的时间， 迫切需要一种标准的互联方案。CoreConnect 正是在这一背景下为SOC 设计的总线架构。

图1 是PROCESSOR的仿真图，我们先计算图中四个方向滤波器的绝对值大小： 　　H FILTER＝422；     V_FILTER=1950-1024=926 　　DR_FILTER=242；   DL_FILTER＝478 　　四者中的绝对值最大值是926，故最大的为V_filter。观察箭头所指的部分，正好为V_filter的值1950。经过验证，上述图中的所有输出满足输出期望。 　　其他模块及整个系统的仿真，请读者自行完成并进行分析。