4.2 注释Verilog HDL 中有两种注释的方式，一种是以“/*”符号开始，“*/” 结束，在两个符号之间的语句都是注释语句，因此可扩展到多行。如： 2004-08-16 第17页，共41页版权所有，侵权必究 /* statement1 ，statement2，.. ...statementn */ 以上n个语句都是注释语句。另一种是以 // 开头的语句，它表示以 // 开始到本行结束都属于注释语句。   

在Verilog HDL中有两种形式的注释。/*第一种形式:可以扩展至多行 *///第二种形式:在本行结束。3.3 格式　　Verilog HDL区分大小写。也就是说大小写不同的标识符是不同的。此外，Verilog HDL是自由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）没有特殊意义。下面通过实例解释说明。initial begin Top = 3' b001; #2 Top = 3' b011; end和下面的指令一样:initialbegin Top = 3