Verilog HDL中的操作符可以分为下述类型：　　1) 算术操作符　　2) 关系操作符　　3) 相等操作符　　4) 逻辑操作符　　5) 按位操作符　　6) 归约操作符　　7) 移位操作符　　8) 条件操作符　　9) 连接和复制操作符　　下表显示了所有操作符的优先级和名称。操作符从最高优先级（顶行）到最低优先级（底行）排列。同一行中的操作符优先级相同。　　除条件操作符从右向左关联外，其余所有操作符自左向右关联。下面的表达式：A + B - C等价于：(A + B ) - C //自左向右而表达

相等关系操作符有:* = =（逻辑相等）* !=（逻辑不等）* = = =（全等）* != =（非全等）　　如果比较结果为假，则结果为0；否则结果为1。在全等比较中，值x和z严格按位比较。也就是说，不进行解释，并且结果一定可知。而在逻辑比较中，值x和z具有通常的意义，且结果可以不为x。也就是说，在逻辑比较中，如果两个操作数之一包含x或z，结果为未知的值（x）。　　如下例，假定：Data = 'b11x0;Addr = 'b11x0;那么：Data = = Addr不定，也就是说值为x，但：Dat