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搜索资源列表

  1. FPGA中时钟和时序问题介绍

  2. 时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。

  3. 所属分类：硬件开发

    • 发布日期：2009-07-20
    • 文件大小：261kb
    • 提供者：kangbao_88

  1. FPGA设计中时钟时序相关问题

  2. 系统设计中时钟、时序相关问题 1，跟时钟相关的参数概念与分析 2，时钟树 3，PLL与DLL 4，基于Latch进行设计与Time Borrow 5，ASIC设计中的时钟使用的基本原则 6，门控时钟设计的相关技术 7，改善系统时钟性能以及提高性能速度的几种方法

  3. 所属分类：硬件开发

    • 发布日期：2009-09-25
    • 文件大小：1mb
    • 提供者：julianrao

  1. Xilinx FPGA开发全攻略—工程师创新设计宝典 (技巧篇).PDF

  2. Xilinx FPGA开发全攻略—工程师创新设计宝典 (技巧篇) 前言 2 第六章、FPGA应用开发实例 4 6.1 如何克服FPGA I/O引脚分配挑战 4 6.2 用 Xilinx XtremeDSP 视频入门套件加速 FPGA 上的视频开发 10 6.3用 Spartan-3A DSP 器件实现汽车应用中的块匹配 14 6.4 利用 CoolRunner-II CPLD 设计 GPS 系统 20 6.5 利用赛灵思 EDK工具和IP设计多处理器SOC 23 6.6 利用JTAG链进行更为

  3. 所属分类：硬件开发

    • 发布日期：2010-05-31
    • 文件大小：4mb
    • 提供者：Hacker3269

  1. FPGA开发全攻略_下

  2. FPGA开发全攻略— 工程师创新设计宝典 下册 技巧篇 2009年2月 1.0版 前言 2 第六章、FPGA应用开发实例 4 6.1 如何克服FPGA I/O引脚分配挑战 4 6.2 用 Xilinx XtremeDSP 视频入门套件加速 FPGA 上的视频开发 10 6.3用 Spartan-3A DSP 器件实现汽车应用中的块匹配 14 6.4 利用 CoolRunner-II CPLD 设计 GPS 系统 20 6.5 利用赛灵思 EDK工具和IP设计多处理器SOC 23 6.6 利用J

  3. 所属分类：硬件开发

    • 发布日期：2010-10-31
    • 文件大小：4mb
    • 提供者：ppabcdqq

  1. 如何发现并解决FPGA设计中的时序问题

  2. 如何发现并解决FPGA设计中的时序问题是FPGA设计的重点之一，时序分析、时序约束等也是非常难做的事情，希望这个资料对大家有用。

  3. 所属分类：其它

    • 发布日期：2011-10-08
    • 文件大小：547kb
    • 提供者：hgyjs

  1. FPGA开发全攻略（下册）

  2. 第六章、FPGA应用开发实例 4 6.1 如何克服FPGA I/O引脚分配挑战 4 6.2 用 Xilinx XtremeDSP 视频入门套件加速 FPGA 上的视频开发 10 6.3用 Spartan-3A DSP 器件实现汽车应用中的块匹配 14 6.4 利用 CoolRunner-II CPLD 设计 GPS 系统 20 6.5 利用赛灵思 EDK工具和IP设计多处理器SOC 23 6.6 利用JTAG链进行更为精确的系统级和芯片级功率分析和热分析 27 6.7 识别和解决赛灵思FPGA

  3. 所属分类：硬件开发

    • 发布日期：2012-06-26
    • 文件大小：4mb
    • 提供者：xbjj2010

  1. FPGA开发全攻略－技术篇

  2. FPGA开发全攻略— 工程师创新设计宝典 下册 技巧篇 目录 2 4 4 10 14 20 23 6.6 利用JTAG链进行更为精确的系统级和芯片级功率分析和热分析    27 第六章、FPGA应用开发实例 6.7 识别和解决赛灵思FPGA设计中的时序问题 第七章、FPGA设计百问 第八章、FPGA开发资源总汇 第九章、编委信息与后记 第十章、版权声明 34 40 78 79 80

  3. 所属分类：硬件开发

    • 发布日期：2014-08-30
    • 文件大小：4mb
    • 提供者：jackie_song

  1. 控制电源启动及关断时序

  2. 微处理器、FPGA、DSP、模数转换器 (ADC) 和片上系统 (SoC) 器件一般需要多个电压轨才能运行。为防止出现锁定、总线争用问题和高涌流，设计人员需要按特定顺序启动和关断这些电源轨。此过程称为电源时序控制或电源定序，目前有许多解决方案可以有效实现定序。此外，为有效进行升压和关断而应运而生的各种电源定序器、监视器和监控器还采用了电压和电流水平监控技术来计算功率水平，目的是保护复杂的集成电路和子组件。本文将详细介绍电源定序，探讨电源定序规范和技术，以及如何使用电源定序器来实现指定的电源轨定时

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：267kb
    • 提供者：weixin_38517095

  1. TFT-LCD系统时序控制模块的设计

  2. 说明时序控制模块和LCD系统中其它子模块之间的关系，对时序控制模块所要解决的时序问题进行分析。在分析问题的基础上提出一种适用于中、小尺寸液晶显示系统时序控制模块的实现结构。对时序控制模块进行功能验证，给出FPGA逻辑功能验证结果，证明设计可行。

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：292kb
    • 提供者：weixin_38673235

  1. 使用基于图形的物理综合加快FPGA设计时序收敛

  2. 　 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法,如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。

  3. 所属分类：其它

    • 发布日期：2020-08-26
    • 文件大小：181kb
    • 提供者：weixin_38614112

  1. FPGA设计中的时序问题的探讨

  2. 耗费数月精力做出的设计却无法满足时序要求，这确实非常令人伤心。然而，试图正确地对设计进行约束以保证满足时序要求的过程几乎同样令人费神。找到并确定时序约束本身通常也是非常令人头痛的问题。 　　时序问题的恼人之处在于没有哪种方法能够解决所有类型的问题。由于客户对于和现场应用工程师共享源代码通常非常敏感，因此我们通常都是通过将工具的潜力发挥到极致来帮助客户解决其时序问题。当然好消息就是通过这种方法以及优化RTL代码，可以解决大多数时序问题。 　　但在深入探讨之前，我们首先需要对时序问题进行一点基本分析

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：255kb
    • 提供者：weixin_38660918

  1. 用Synplify Premier加快FPGA设计时序收敛

  2. 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法，如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而，这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：181kb
    • 提供者：weixin_38604653

  1. 星载FPGA混合时钟域设计

  2. 设计了以XC2V3000为核心处理芯片的星载FPGA系统的涵盖高速、中速、低速和甚低速的混合时钟域，对混合时钟域可靠性设计中的关键问题，如资源降额、时序冗余、布局布线等，做了深入研究，提出了基于全局时钟网络、时钟鉴相、FIFO缓冲的多时钟同步设计解决方案，并在实际工程中验证了方案的可行性和可靠性。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：237kb
    • 提供者：weixin_38616139

  1. EDA/PLD中的FPGA 时序收敛

  2. 您编写的代码是不是虽然在仿真器中表现正常，但是在现场却断断续续出错？要不然就是有可能在您使用更高版本的工具链进行编译时，它开始出错。您检查自己的测试平台，并确认测试已经做到 100% 的完全覆盖，而且所有测试均未出现任何差错，但是问题仍然顽疾难除。 　　虽然设计人员极其重视编码和仿真，但是他们对芯片在 FGPA 中的内部操作却知之甚少，这是情有可原的。因此，不正确的逻辑综合和时序问题（而非逻辑错误）成为大多数逻辑故障的根源。 　　但是，只要设计人员措施得当，就能轻松编写出能够创建可预测、可靠

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：111kb
    • 提供者：weixin_38502722

  1. EDA/PLD中的如何有效地管理FPGA设计中的时序问题

  2. 一、摘要 　　从简单SRAM接口到高速同步接口，TimingDesigner软件允许设计者在设计流程的初期就判断出潜在的时序问题，尽最大可能在第一时间解决时序问题。在设计过程的早期检测到时序问题，不仅节省时间，而且可以更容易的实施设计方案。美国EMA公司的设计自动化工具--TimingDesigner，允许创建交互式时序图来获取接口规范，分析组件接口时序的特点，在项目工程师团队中沟通设计要求。 　　二、导言 　　FPGA的设计与高速接口技术可以帮助你满足今天的市场要求，但也提出了一些有趣的

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：267kb
    • 提供者：weixin_38617451

  1. EDA/PLD中的SignalTapII ELA的FPGA在线调试技术

  2. 在设计基于FPGA的电子系统时，一般需要用示波器、逻辑分析仪等外部测试设备进行输入输出信号的测试，借助测试探头把信号送到测试设备上进行观察分析。当然，前提是需要保留足够多的引脚，以便能选择信号来驱动I／O进行测试。但是外部的测试设备在测试FPGA系统时，常会遇到这样的情况：FPGA的I／O引脚数量不够丰富，PCB布线和封装丁艺复杂导致I／O引脚引出困难，外部测试探头有影响FPGA信号时序和完整性的可能。 　　如果能在FPGA内部嵌入具有外部测试设备功能的逻辑测试模块，那么以上问题就可以一一解决

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：180kb
    • 提供者：weixin_38567956

  1. EDA/PLD中的使用基于图形的物理综合加快FPGA设计时序收敛

  2. 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法,如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而,这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。         最终的结果是,所有的三种传统 FPGA 综合方法需要

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：162kb
    • 提供者：weixin_38594252

  1. 电源技术中的基于图形的物理综合加快FPGA设计时序收敛

  2. 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法，如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而，这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。 最终的结果是，所有的三种传统 FPGA 综合方法需要在前端综合与下游

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：111kb
    • 提供者：weixin_38590309

  1. 使用基于图形的物理综合加快FPGA设计时序收敛

  2. 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法,如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而,这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。         终的结果是,所有的三种传统 FPGA 综合方法需要在

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：182kb
    • 提供者：weixin_38565480

  1. 如何有效地管理FPGA设计中的时序问题

  2. 一、摘要 　　从简单SRAM接口到高速同步接口，TimingDesigner软件允许设计者在设计流程的初期就判断出潜在的时序问题，尽可能在时间解决时序问题。在设计过程的早期检测到时序问题，不仅节省时间，而且可以更容易的实施设计方案。美国EMA公司的设计自动化工具--TimingDesigner，允许创建交互式时序图来获取接口规范，分析组件接口时序的特点，在项目工程师团队中沟通设计要求。 　　二、导言 　　FPGA的设计与高速接口技术可以帮助你满足今天的市场要求，但也提出了一些有趣的设计挑战

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：383kb
    • 提供者：weixin_38665629
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