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搜索资源列表

  1. DSP接口电路设计与编程

  2. 内容简介 本书以ADSP2106x、ADSP2116x系列高性能浮点DSP为主，介绍了以数字信号处理器(DSP)为核心的实时数字信号处理的系统设计，详细论述了DSP与多种外围接口电路的设计方法，包括各种存储器、模数和数模转换电路、异步串行接口、地址/数据复用总线、扩展I/O、CPCI总线，以及相关的软件编程和调试方法，还介绍了高速数字电路、数模混合电路的印制板设计方法。 本书面向通信、雷达和电子工程类领域的科研和工程设计人员以及相关专业的研究生和高年级本科生。 目录 第1章 DSP的结构和功能

  3. 所属分类：硬件开发

    • 发布日期：2009-09-26
    • 文件大小：10mb
    • 提供者：menglimin

  1. FPGA实现各种矩阵运算

  2. 介绍了采用FPGA实现的各种矩阵运算的方法，是FPGA实现信号处理的基础。

  3. 所属分类：硬件开发

    • 发布日期：2010-06-24
    • 文件大小：4mb
    • 提供者：max_sun_ray

  1. 智能扫地机VHDL FPGA

  2. 模拟智能扫地机的设计 学号：61010122 姓名：吴细老 1、 申请题目：模拟智能扫地机设计  题目，命题描述（5号宋体） 一． 扫地地图基本制作 1. 设定扫地范围地图，由键盘画图，随意画出一个任意形状图来作为扫地区域。画完图后，按下键后，扫描刚画出来的区域。将扫描所用的时间记录下来作为此次扫地的基本时间。这个时间可以用来自动的扫地机的关闭时间。 2. 测量环境湿度和温度，模拟方法是通过键盘直接设定环境温度和湿度，设定完成后自动形成一个系数，该系数用来控制扫地机的扫地速度，越脏扫描的时间

  3. 所属分类：硬件开发

    • 发布日期：2012-07-12
    • 文件大小：4mb
    • 提供者：wuxilao

  1. 逆合成孔径雷达的假目标欺骗设计与实现

  2. 逆合成孔径雷达( ISAR) 是一种新体制探测雷达,在20 世纪50 年代提出并开始发展,在80 年代已经能够得到飞机的二维ISAR像。由于ISAR具有对飞行小目标的高分辨成像能力而广泛应用于军事领域,是现代电子战、未来信息战和空间战的重要作战力量。在战术上, ISAR 可对战术目标(如飞机和导弹) 进行成像识别,引导武器系统对敌目标实施拦截和攻击。另外, ISAR 还具有较高抗隐身能力,是抗隐身飞行器的一种重要工具。在战略上,中段和再入段战略防御中目标识别是难点,ISAR 是解决这个难题的重

  3. 所属分类：其它

    • 发布日期：2012-08-10
    • 文件大小：3kb
    • 提供者：yfct_0405

  1. 基于FPGA的高分辨率图像DCT域增强

  2. 为了提高高分辨率图像的质量．实现快速的图像增强算法，提出在离散余弦变换(DCT)的对比度测度下。通过I'K"I、矩阵中不同频率的系数关系对DCT系数块进行分类。对不同类型的系数块做不同强度的自适应增强算法，并在FPGA 上得到实现。提出的方法在不影响原始图像压缩性能的情况下有效地增强了图像明亮或黑暗区域的细节，同时减少了因图像增强而带来的压缩图像块效应。给出算法原理及在FPGA上的具体实现方法，并给出了实验结果。结果表明，该算法在改善图像主、客观质量方面和运算效率上都能够达到较好的效果。

  3. 所属分类：硬件开发

    • 发布日期：2012-10-24
    • 文件大小：398kb
    • 提供者：wanda216

  1. VLSI数字信号处理-设计与实现

  2. 目 录 第一章绪论 1.1 引言 1.2本书各章内容简介 第二章计算机算术运算及其实现 2.1 引言 2.2算术运算的数的系统 2.2.1普通基数的数的系统 2.2.2带符号数字的数的系统 2.2.3定点数的表示法 2.2.4剩余数系统 2.3二进制加法器 2.3.1基本的加法／减法器 2.3.2多级进位存储加法器树 2.3.3流水线加法器 2.4二进制乘法器 2.4.1 Baugh-Wooley补码阵列乘法器的数学原理 2.4.2 8×8位Baugh-Wooley补码阵列乘法器的VHDL实

  3. 所属分类：其它

    • 发布日期：2009-02-20
    • 文件大小：3mb
    • 提供者：luofei23

  1. 基于 HLS 的 Cholesky 分解矩阵求逆算法的设计

  2. 针 对 传 统 RTL 编 码 在Cholesky 分 解 矩 阵 求 逆 等 复 杂算 法 FPGA 设 计 时 存 在 开 发 难 度大、设计效率低的问题，研究了高 层 次 综 合 方 法（High LevelSynthesis，HLS）在 FPGA 算法的设计流程及优势，基于 HLS 实现自相关矩阵的 Cholesky 分解求逆算法，并进行了相关优化对比，相对于传统设计方式，其消耗资源约增加 15%，但设计效率提高 3倍以上。

  3. 所属分类：机器学习

  1. 一种基于FPGA实现的优化正交匹配追踪算法设计

  2. 针对压缩感知重构算法中正交匹配追踪(OMP)算法在每次迭代中不能选取最优原子问题，对OMP算法进行优化设计，保证了每次迭代的当前观测信号余量最小，并提出了一种基于FPGA 实现的优化OMP算法硬件结构设计。在矩阵分解部分采用了修正乔列斯基(Cholesky)分解方法，回避开方运算，以减少计算延时，易于FPGA实现。整个系统采用并行计算、资源复用技术，在提高运算速度的同时减少资源利用。在Quartus II 开发环境下对该设计进行了RTL 级描述，并在FPGA仿真平台上进行仿真验证。仿真结果验证了

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：392kb
    • 提供者：weixin_38601499

  1. ADS-B阵列信号二重解交织算法的实时实现

  2. 为解决ADS-B系统通信时的信号交织问题，结合FPGA的工作特点和实时系统的要求，对ADS-B交织检测算法和解交织算法进行优化。针对交织检测算法在实采数据验证时需要变化处理信号的参数才能匹配判决域的问题，设计一种计算判断交织检测的动态门限值的方法，同时将解交织算法中特征向量、广义逆矩阵等复杂的过程优化为对某段信号的协方差矩阵求逆。实现结果表明，优化后的算法适用于硬件实时系统，能有效分离ADS-B交织信号。

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：543kb
    • 提供者：weixin_38634610

  1. 一种复数浮点协方差矩阵的设计和实现

  2. 协方差矩阵的计算是信号处理领域的典型运算，是实现多级嵌套维纳滤波器、空间谱估计、相干源个数估计以及仿射不变量模式识别的关键部分，广泛应用于雷达、声呐、数字图像处理等领域。采用FPGA（Field Programmable Gate Array）可以提高该类数字信号处理运算的实时性，是算法工程化的重要环节。但是FPGA不适宜对浮点数的处理，对复杂的不规则计算开发起来也比较困难。故目前国内外协方差运算的FPGA实现都是采用定点运算方式。在充分应用FPGA并行处理能力的同时，为了扩展数据处理的动态范围

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：408kb
    • 提供者：weixin_38713586

  1. 基于复数浮点运算的协方差矩阵的FPGA实现

  2. 协方差矩阵的计算是信号处理领域的典型运算，是实现多级嵌套维纳滤波器、空间谱估计、相干源个数估计以及仿射不变量模式识别的关键部分，广泛应用于雷达、声呐、数字图像处理等领域。采用FPGA(Field Programmable Gate Array)可以提高该类数字信号处理运算的实时性，是算法工程化的重要环节。但是FPGA不适宜对浮点数的处理，对复杂的不规则计算开发起来也比较困难。故目前国内外协方差运算的FPGA实现都是采用定点运算方式。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：524kb
    • 提供者：weixin_38734276

  1. 正交匹配追踪算法的优化设计与FPGA实现

  2. 设计了一种基于FPGA的正交匹配追踪（Orthogonal Matching Pursuit，OMP）算法的硬件优化结构，对OMP算法进行了改进，大大减少了乘法运算次数；在矩阵分解部分采用了交替柯列斯基分解（Alternative Cholesky Decomposition，ACD）方法避免开方运算，以减小计算延迟，整个系统采用并行计算、资源复用技术，在提高运算速度的同时减少资源利用。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：274kb
    • 提供者：weixin_38726007

  1. 面向60 GHz系统的多码率LDPC分层译码器的设计

  2. 针对60 GHz通信系统中的IEEE 802.11ad标准，提出了一种双层同步迭代式多码率LDPC分层译码器的结构。利用码率越低LDPC校验矩阵越为稀疏的特点，将所有码率下的校验矩阵压缩到单一检验矩阵，以便支持LDPC多码率译码。同时，使用分层译码算法，有效减少迭代次数。基于推荐结构，在Vertex-6 FPGA上实现了支持IEEE 802.11ad标准的4种码率的LDPC译码器，LUTs资源使用量为34%，最高净吞吐率达到3.507 Gb/s。比较结果表明，推荐结构有着低复杂度、高吞吐率的特点

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：350kb
    • 提供者：weixin_38637884

  1. 基于FPGA的彩色图像实时采集显示系统设计

  2. 设计并实现了一种基于FPGA硬件平台的Bayer到RGB格式图像数据转换实时采集显示系统。该系统能够对前端Camera Link接口的CMOS相机采集的分辨率为1 920×1 080、帧率100 f/s以上的Bayer格式图像进行实时处理，并且将处理得到的RGB彩色图像数据通过DVI显示器以60 f/s的帧率实时显示。根据FPGA并行处理能力强的特点，采用像素矩阵模板实现了Bayer到RGB的彩色图像插值算法，实现了高分辨率、高帧率彩色图像的实时采集显示。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：837kb
    • 提供者：weixin_38733875

  1. 基于多DSP+FPGA的卫星遥感图像压缩系统设计

  2. 目前的卫星遥感图像压缩系统硬件方案大多基于高性能可编程逻辑器件FPGA[2-4]。但这种方案整系统成本居高不下，且FPGA存在单粒子翻转效应。因此，笔者提出一种多DSP+FPGA的硬件设计结构，使用DSP取代FPGA完成核心算法，而仅用一个FPGA进行管理和控制。该硬件设计成本较低。1基于双正交叠式变换的低复杂度图像压缩方法1.1双正交重叠变换的快速整数实现在有损压缩中，通常先对图像矩阵进行正交/双正交变换，使能量分布集中，表示更为稀疏。离散余弦变换(DCT)由于具有良好的去相关效果，并且存在相

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：158kb
    • 提供者：weixin_38727453

  1. EDA/PLD中的LabVIEW的功能

  2. LabVIEW结合了简单易用的图形式开发环境与灵活强大的G编程语言，提供了一个非常直观的编程环境；有专为大型应用开发、集体开发及应用配置设计的附加开发工具，包括应用程序生成器、图形比较、源代码控制、程序码编写指导及复杂矩阵运算等功能。 　　LabVIEW不仅仅是一种编程语言，还是一种用于测量和自动化的特定应用程序开发环境，一种用来快速设计工业原型和应用程序的高度交互式的开发环境。同时LabVIEW还实现了对FPGA等硬件的支持，实际上也是一个硬件设计工具。测量和自动化程序在处理与通用程序一样的

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：35kb
    • 提供者：weixin_38589168

  1. 通信与网络中的利用FPGA实现基于RU算法编码器(LDPC编码器)的设计

  2. 引言 　　低密度奇偶校验（Low Density Parity Check Code，LDPC）码是一类具有稀疏校验矩阵的线性分组码，不仅有逼近Shannon限的良好性能，而且译码复杂度较低, 结构灵活，是近年信道编码领域的研究热点，目前已广泛应用于深空通信、光纤通信、卫星数字视频和音频广播等领域。LDPC码已成为第四代通信系统(4G)强有力的竞争者，而基于LDPC码的编码方案已经被下一代卫星数字视频广播标准DVB-S2采纳。 编码器实现指标分析 　　作为前向纠错系统的重要部分，设计高速

  3. 所属分类：其它

    • 发布日期：2020-12-05
    • 文件大小：208kb
    • 提供者：weixin_38664532

  1. 基于FPGA的LDPC编码器设计与实现

  2. 低密度奇偶校验（Low Density Parity Check Code，LDPC）码是一类具有稀疏校验矩阵的线性分组码，不仅有逼近Shannon限的良好性能，而且译码复杂度较低, 结构灵活，是近年信道编码领域的研究热点，目前已广泛应用于深空通信、光纤通信、卫星数字视频和音频广播等领域。LDPC码已成为第四代通信系统(4G)强有力的竞争者，而基于LDPC码的编码方案已经被下一代卫星数字视频广播标准DVB-S2采纳。本文利用FPGA实现了基于RU算法的编码器设计实现。在Quartus II软件环

  3. 所属分类：硬件开发

    • 发布日期：2008-06-13
    • 文件大小：119kb
    • 提供者：xujpb

  1. AIS盲分离接收机的FPGA实现及系统验证

  2. 针对卫星平台接收多个 AIS 小区内船舶发射的同频信号时存在互相冲突无法解调的问题，基于 FPGA 设计 了一个多天线盲分离接收机，在 FPGA 上设计了实时的盲分离系统和 AIS 信号处理模块来对多小区混合信号进行 分离和解调．模块包括 AIS 信号处理模块和高精度的数据白化模块，以及基于 FastICA 算法的实时权值矩阵迭代 求解模块．采用 CORDICIP 核与浮点运算 IP 核提高白化精度，保证算法分离效果．实际系统测试表明：设计的 接收机可以成功分离并正确解调由两路 AIS 发射机同

  3. 所属分类：其它

  1. 多核混合可重构计算系统MRCS的设计

  2. 设计了一种面向计算密集型应用的多核混合架构可重构计算系统MRCS。其可重构处理器中的可重构阵列计算单元负责密集规则的运算,浮点处理器负责离散运算,配合灵活的本地缓冲,有效地提高了多核可重构计算系统对算法的适应性。实现了一个能够稳定地运行在100 MHz的基于FPGA的MRCS原型,并通过分别映射大维度浮点矩阵乘法、IDCT算法和运动估计算法进行性能验证。实验结果表明MRCS具有更高的计算效率和灵活性。

  3. 所属分类：其它

    • 发布日期：2021-02-10
    • 文件大小：512kb
    • 提供者：weixin_38690149
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