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搜索资源列表

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8mb
    • 提供者：zt839486421

  1. 基于SOPC的嵌入式设计(毕业论文)

  2. SOPC(System-On-a-Programmable-Chip)即可编程片上系统。可编程片上系统是一种特殊的嵌入式系统…… 本文介绍基于FPGA的嵌入IP软核的SOPC系统实现方法,以ALTERA的CYCLONE II系列的EP2C5T144C8型号FPGA为平台,通过SOPC builder把Nios II Processor、Avalon总线、Pio_module、SDRAM_controller, Debug module等多个IP核集成生成系统所需的SOPC。基于该软核生成的SO

  3. 所属分类：嵌入式

    • 发布日期：2011-04-05
    • 文件大小：1mb
    • 提供者：wdwdp2234

  1. 用matlab产生FPGA中的ROM所需要的正弦数据波形

  2. 在FPGA编程中当要调用ROM IP核的时候，需要给ROM指定一个初始数据文件。当ROM的容量很大的时候，不可能手动输入。需要借助matlab生成相应的存储文件。附件是其matlab代码，可以生成相应格式的.mif文件。

  3. 所属分类：其它

    • 发布日期：2011-04-21
    • 文件大小：1kb
    • 提供者：chenlhmzh

  1. FPGA中IP核的生成

  2. FPGA中IP核的生成 如何在SOPC中生成 自己定制的 IP核.

  3. 所属分类：其它

    • 发布日期：2011-11-20
    • 文件大小：1mb
    • 提供者：lianernihao

  1. 使用FPGA控制DDR实现步骤与注意细节

  2. 文档目的：通过一个例子，详细介绍如何使用Cyclone III FPGA实现对4片DDR的控制。 包含内容： 1. 生成DDR Control IP核的过程； 2. 如何参考Altera所提供的IO管脚说明文档； 3. 如何分配DDR的数据线； 4. 如何分配DDR的地址线； 5. 如何分配DDR的控制线； 6. 在综合、布线过程中所需注意的实现细节，为提高效率如何使用的辅助工具； 本文档为原创，是结合一个实际的项目所编写的，对其它的项目实现具有较强的借鉴和指导意义。

  3. 所属分类：硬件开发

    • 发布日期：2012-03-12
    • 文件大小：1mb
    • 提供者：etpolo

  1. 基于FPGA的CCD成像系统设计

  2. 为了实现系统的便携化，课题采用区别于传统专用集成电路（Appication Specific Intergrated Circuit ASIC）架构，基于可编程逻辑器件（Filed Programmable Gate Array FPGA）的架构方案。FPGA作为整个系统的逻辑控制中心，生成CCD驱动信号及其模拟输出信号的采样同步信号，借助其特有的软核处理器技术，搭建32位指令集、数据总线和地址空间的NIOS II（Altera公司的软核处理器）系统，通过简单的C语言程序控制图像数据高速缓存、

  3. 所属分类：硬件开发

    • 发布日期：2013-07-20
    • 文件大小：6mb
    • 提供者：lostbooker

  1. FPGA二进制coe数据生成工具

  2. FPGA片上ROM IP核数据生成工具，生成COE格式数据加载到FPGA的片上ROM块中，进行初始化。本人在XILINX的FPGA IP 核里实验可用

  3. 所属分类：硬件开发

    • 发布日期：2014-07-09
    • 文件大小：28kb
    • 提供者：handonghuayuan

  1. Xilinx系列FPGA芯片IP核详解【刘东华】

  2. FPGA作为专用集成电路(ASIC)领域中的一种半定制电路，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，其应用非常广泛。本书详尽介绍了Xilinx公司FPGA芯片支持的各类IP核，内容涵盖： Xilinx IP核的生成和使用 基本IP核 存储器IP核 数学运算IP核 数字信号处理IP核 纠错码IP核 网络应用IP核 FPGA属性和设计IP核 标准总线IP核 调试验证IP核

  3. 所属分类：嵌入式

    • 发布日期：2018-06-07
    • 文件大小：121mb
    • 提供者：illegalname

  1. Altera系列FPGA芯片IP核详解

  2. Altera系列FPGA芯片IP核详解 高清pdf无水印。全书。解压后210多M。 Altera系列FPGA芯片IP核详解 Altera IP核是面向Altera可编程逻辑门阵列（FPGA）芯片优化的、实现电子设计中常用功能的封装模块。本书以Altera公司的Arria、HardCopy、Cyclone和Stratix系列FPGA芯片为基础，详细介绍各类IP核的特点、接口信号以及功能描述，并对部分IP核的信号时序进行分析。 全书共分9章，首先介绍在Quartus II软件中生成和使用Alter

  3. 所属分类：硬件开发

    • 发布日期：2018-11-19
    • 文件大小：183mb
    • 提供者：xyqdz

  1. FPGA实现BCD码的转换

  2. 在FPGA上实现BCD码的转换 prj为工程文件存放目录 rtl为verilog可综合代码 img为设计相关图片存放目录（主要为了方便后期写文档） doc为设计相关文档存放目录 testbench为对应的testbench存放目录 prj文件夹下的ip文件夹存放quartus ii中生成的ip核文件

  3. 所属分类：硬件开发

    • 发布日期：2019-03-18
    • 文件大小：173kb
    • 提供者：weixin_43997935

  1. matlab生成四种波形的mif文件，供fpga中rom仿真使用

  2. matlab生成四种波形的matlab和mif文件，分别为方波，三角波，锯齿波，正弦波，供fpga中rom初始化仿真使用（设置IP核：位宽为8，深度为256的单端口rom,所以它们的周期为256*20ns）

  3. 所属分类：硬件开发

    • 发布日期：2019-03-29
    • 文件大小：4kb
    • 提供者：weiyunguan8611

  1. FPGA设计DDS中所需要的ROM数据生成

  2. 用matlab产生FPGA设计DDS中所需要的ROM数据，可以任意设置采样率，信号输出频率和量化位宽，直接输出I/Q两路的16进制ROM文件格式，可以在FPGA的ROM IP核中直接调用。

  3. 所属分类：其它

    • 发布日期：2020-02-04
    • 文件大小：1kb
    • 提供者：panda5982003

  1. EDA/PLD中的基于FPGA的DDR3多端口读写存储管理系统设计

  2. 机载视频图形显示系统主要实现2D图形的绘制，构成各种飞行参数画面，同时叠加实时的外景视频。由于FPGA具有强大逻辑资源、丰富IP核等优点，基于FPGA的嵌入式系统架构是机载视频图形显示系统理想的架构选择。视频处理和图形生成需要存储海量数据，FPGA内部的存储资源无法满足存储需求，因此需要配置外部存储器。     与DDR2 SDRAM相比，DDR3 SDRAM带宽更好高、传输速率更快且更省电，能够满足吞吐量大、功耗低的需求，因此选择DDR3 SDRAM作为机载视频图形显示系统的外部存储器。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：461kb
    • 提供者：weixin_38690376

  1. 基于FPGA的智能卡控制器的实现

  2. 尝试在FPGA上实现对IC卡的控制，运用EDK中的IP开发工具生成一个智能卡控制器的IP核，用以实现对IC卡的硬件控制。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：227kb
    • 提供者：weixin_38575421

  1. 嵌入式系统/ARM技术中的Xilinx提供的工具的总结

  2. Xilirx ISE 10.1设计工具中的一些辅助设计工具，使用Core Generator（IP核生成工具）和Architecture Wizard（结构化设计向导）将会极大地加快设计的进度，减少开发及调试的时间。并且避免重复设计，提高设计的效率，同时对设计的性能带来较大的提升。　　　　Floorplanner（布局规划器）是一个用来查看和编辑物理位置约束的交互式图形接口程序，在其中可以通过物理位置约束并映射成目标器件内部资源的布局约束。对于设计中所选定的器件，可以通过人工或自动的方式在布局规

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：54kb
    • 提供者：weixin_38623366

  1. 单片机与DSP中的CoreFFT生成器强化Actel的 DSP IP核

  2. Actel公司宣布推出CoreFFT IP内核生成器，进一步落实其业务承诺，为客户提供功能强大和高效的DSP解决方案。CoreFFT能用於Actel以Flash和反熔丝技术为基础的现场可编程门阵列 (FPGA) 器件，生成优化的快速傅里叶变换(Fast Fourier Transform；FFT) 内核。CoreFFT专为讲求高可靠性的应用场合而设计，如雷达、地面和高空通信、声学、石油和医疗信号处理等，必须能够耐受高温并对固件错误和辐射有免疫能力。CoreFFT可生成专为FPGA而优化的模块，进

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：51kb
    • 提供者：weixin_38752282

  1. 嵌入式系统/ARM技术中的一种可进化IP核的设计和实现

  2. 摘要：提出一种可进化IP核的设计和实现方法。这种IP核采用进化硬件的设计思想，将遗传算法运用于硬件电路的设计中，使电路能根据当前的环境自动进行内部电路的时化，从而生成最有效的电路，并能在普通的FPGA器件上实现。可进化IP核以HDL源泉代码的形式表示，与普通IP核的复用方式相同，可被综合到不同的目标可重构器件中去，大大减少了复杂系统的设计时间，提高了设计的利用率，是可进化硬件一个颇具潜力的发展方向。 关键词：进化硬件 可进化IP核 FPGA 可重构 虚拟可重构电路引言随着信息技术的飞速发展

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：94kb
    • 提供者：weixin_38641561

  1. 单片机与DSP中的在SoPC上实现波形发生器

  2. 引 言　　SoPC可编程片上系统是一种特殊的嵌入式微处理器系统。首先，它是片上系统（SoC），即由单个芯片完成整个系统的主要逻辑功能；其次，它是可编程系统，以FPGA为硬件基础，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件系统在线可编程的功能。　　IP（Intellectual Property）知识产权是SoC设计中非常重要的内容。资源复用(IP Reuse)是指在集成电路设计过程中，通过继承、共享或购买所需的部分或全部知识产权内核(IP Core)进行设计、综合和验证，从而加速流

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：214kb
    • 提供者：weixin_38526823

  1. EDA/PLD中的Tensilica和Tallika共同发布安全SoC FPGA平台

  2. Tensilica公司和Tallika公司日前共同发布基于Tensilica公司Xtensa处理器IP核的可配置安全SoC FPGA/ASIC平台。该完全经过验证和硅验证的硬件/软件平台对于任意一个需要完整RSA实现方案（包括加密、解密、密钥对生成加速）和/或集成了硬件安全功能的SoC设计团队而言皆是理想选择。 　　Tallika安全解决方案包括一颗Tensilica带有32位AHB/APB骨干总线的Xtensa处理器IP核以及Tallika公司基于链表结构的DMA控制器，后者集成了其安全IP核

  3. 所属分类：其它

    • 发布日期：2020-12-07
    • 文件大小：46kb
    • 提供者：weixin_38624315

  1. 通信与网络中的Tensilica和Tallika推出安全SoC FPGA平台

  2. Tensilica公司和Tallika公司日前共同发布基于Tensilica公司Xtensa处理器IP核的可配置安全SoCFPGA/ASIC平台。该完全经过验证和硅验证的硬件/软件平台对于任意一个需要完整RSA实现方案(包括加密、解密、密钥对生成加速)和/或集成了硬件安全功能的SoC设计团队而言皆是理想选择。 　　Tallika安全解决方案包括一颗Tensilica带有32位AHB/APB骨干总线的Xtensa处理器IP核以及Tallika公司基于链表结构的DMA控制器，后者集成了其安全IP

  3. 所属分类：其它

    • 发布日期：2020-12-05
    • 文件大小：46kb
    • 提供者：weixin_38705874
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