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搜索资源列表

  1. FPGA快速除法算法与实现

  2. 本文提出了一种基于Taylor展开与小规模查找表的除法算 法，将一次除法变为两次乘法操作和一张较小的查找表，在精度允许的范围内可提高运算速度。该方法可用FPGA 来实现，具备一定的应用参考价值。此外，本文的设计思路可以推广到其它的一些函数运算(如求平方根)中。

  3. 所属分类：硬件开发

    • 发布日期：2010-12-05
    • 文件大小：487kb
    • 提供者：zyiikobe

  1. 高级浮点除法器的fpga实现

  2. 实现浮点数乘法和除法运算，采用硬件描述语言高效的实现了浮点除法运算

  3. 所属分类：其它

    • 发布日期：2011-05-15
    • 文件大小：80kb
    • 提供者：sunzhenchao7

  1. 在FPGA中实现高精度快速除法

  2. 介绍FPGA中高精度除法运算的实现方法，给出实现高精度除法运算的VHDL源程序;实现了除数为任意八位二进制的除法，其精度可达到小数点后1 6位。

  3. 所属分类：硬件开发

  1. 基于CORDIC算法的复数除法器FPGA实现

  2. 在现代数字信号处理电路设计中, 除法器有着广泛的应用。这里阐述一种复数除法器的设计思想和实现方法, 引入CORDIC 算法到复数的除法运算中, 利用CORDIC 旋转操作来代替乘、加法操作, 然后采用双比特移位操作得到最终运 算结果。经CORDIC 旋转后数据最多只放大2 位位宽, 因此可以减少硬件实现中的器件迭代次数。经过FPGA 验证结果表 明, 整个设计运算速度快、节省器件, 并且计算精度高。

  3. 所属分类：硬件开发

    • 发布日期：2013-11-14
    • 文件大小：500kb
    • 提供者：wb2009_happy

  1. FPGA 硬件实现浮点数除法运算

  2. 使用FPGA硬件资源实现浮点数除法运算，15个clk周期运算一次

  3. 所属分类：硬件开发

    • 发布日期：2014-03-27
    • 文件大小：2kb
    • 提供者：qq1240433061

  1. 数字通信同步技术的MTALAB与FPGA实现》PPT版

  2. ppt是书的辅助 书上目录 第1章 同步技术的概念及FPGA基础 1 1.1 数字通信中的同步技术 2 1.2 同步技术的实现方法 4 1.2.1 两种不同的实现原理 4 1.2.2 常用的工程实现途径 5 1.3 FPGA概念及其在信号处理中的应用 6 1.3.1 基本概念及发展历程 6 1.3.2 FPGA的结构和工作原理 8 1.3.3 FPGA在数字信号处理中的应用 14 1.4 Xilinx器件简介 15 1.4.1 Xilinx器件概况 15 1.4.2 Spartan系列器件 1

  3. 所属分类：讲义

    • 发布日期：2015-02-12
    • 文件大小：14mb
    • 提供者：dai891011

  1. CRC_16校验的FPGA实现

  2. 基于字节的CRC校验实现，经modelsim仿真验证。CRC校验又称（n,k）码，n为码长，k为信息为，r=n-k为校验位。 校验采用模2运算： 加法不考虑进位，减法不考虑借位，即运算结果为亦或关系。而对于除法，商由余数首位与除数首位的模2除法运算结果确定（0/1=0,1/1=1）。在接收端，可有两种方式检验传输是否发生错误：

  3. 所属分类：硬件开发

    • 发布日期：2017-11-04
    • 文件大小：50kb
    • 提供者：mangyegulang

  1. 8位无符号除法——FPGA(提供modelsim仿真)

  2. 无符号除法器的整体设计思路是，通过被除数移位后的结果与除数做减法运算实现的除法过程，具体设计思路是对于输入八位无符号被除数divisor1，先对八位divisor1进行转换为十六位的divisor1_tmp，高八位补零，第八位是divisor1。通过计数器控制实现，每个时钟上升沿左移1位divisor1_tmp，低位补零。如果divisor1_tmp高八位大于除数divisor2，相减后，divisor1_tmp整体左移1位，divisor1_tmp的第二位置1；如果不大于divisor2，直接

  3. 所属分类：讲义

    • 发布日期：2018-12-26
    • 文件大小：7mb
    • 提供者：u012560933

  1. 【技术分享】FPGA实现除法运算

  2. 我们用软件编程的时候，用到除法的时候，一个/这样的除号就搞定了。但是如果用硬件来实现除法，又是怎么样实现的了。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：48kb
    • 提供者：weixin_38565628

  1. FPGA实现除法运算

  2. 我们用软件编程的时候，用到除法的时候，一个/这样的除号就搞定了。但是如果用硬件来实现除法，又是怎么样实现的了。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：91kb
    • 提供者：weixin_38690407

  1. 基于Verilog计算精度可调的整数除法器的设计

  2. 目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：176kb
    • 提供者：weixin_38735544

  1. 基于FPGA的32位ALU软核设计

  2. 介绍了一种基于可编程逻辑器件FPGA和硬件描述语言VHDL的32位ALU的设计方法。该ALU采取层次化设计方法，由控制模块、逻辑模块、加减法模块、乘法模块和除法模块组成，能实现32位有符号数和无符号数的加减乘除运算，另外还能实现9种逻辑运算、6种移位运算以及高低字节内容互换。该ALU在QuartuslI软件环境下进行了功能仿真，通过验证表明，所设计的ALU完全正确，可供直接调用。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：135kb
    • 提供者：weixin_38720322

  1. RFID技术中的915MHz RFID读写器校验的FPGA设计与实现

  2. CRC法在数据通信中得到了广泛的应用。915MHz RFID系统使用的是CCITT的标准，即CRC－16：x16＋x12＋x5＋1。CRC-16的应用较多，本节主要介绍16位CRC校验的VHDL源程序。 　　16位CRC校验的VHDL程序如下。 　　从以上的程序可以看出，利用数字逻辑的基本原理可以将复杂的乘法以及除法运算全部转化为加法运算，即按位异或运算。本设计得到准确的16位CRC校验码，并将校验码加到原始数据中，两次运算合并为一次加法运算，提高了芯片的数据吞吐率。本设计没有采

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：203kb
    • 提供者：weixin_38557980

  1. EDA/PLD中的基于Verilog计算精度可调的整数除法器的设计

  2. 0 引 言 　　除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。 　　目前，软件方面主要是

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：137kb
    • 提供者：weixin_38678796

  1. 基于StratixⅡ的加法树设计及其应用

  2. 数字信号处理(DSP)技术在许多领域内具有广泛的用途，如雷达、图像处理、数据压缩、数字电视和数据通信等。加法器和乘法器是构成所有DSP系统的基本结构，而加法运算是最基本的算术运算，无论是减法、乘法、除法或FFT运算，最终都要分解为加法运算。随着在FPGA设计中加法功能需求的日益增长，加法树规模的日益增大，人们提出了很多实现加法功能的设计方法，以期在高的运算速度与低的逻辑占用之间求得最佳的实现效果。StratixⅡ是Altera公司推出的新一代高端FPGA，他采用了不同于以往系列FPGA的逻辑结构

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：123kb
    • 提供者：weixin_38674415

  1. 基于Verilog计算可调的整数除法器的设计

  2. 0 引 言 　　除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。 　　目前，软件方面主要是

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：180kb
    • 提供者：weixin_38590567

  1. 915MHz RFID读写器校验的FPGA设计与实现

  2. CRC法在数据通信中得到了广泛的应用。915MHz RFID系统使用的是CCITT的标准，即CRC－16：x16＋x12＋x5＋1。CRC-16的应用较多，本节主要介绍16位CRC校验的VHDL源程序。 　　16位CRC校验的VHDL程序如下。 　　从以上的程序可以看出，利用数字逻辑的基本原理可以将复杂的乘法以及除法运算全部转化为加法运算，即按位异或运算。本设计得到准确的16位CRC校验码，并将校验码加到原始数据中，两次运算合并为加法运算，提高了芯片的数据吞吐率。本设计没有采用时

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：249kb
    • 提供者：weixin_38562026