注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于FPGA的存储器实验设计报告.docx

  2. 第一章 背景 1 1.1 存储器的国外发展情况 1 1.2 存储器的国内发展情况 1 1.3 FPGA的应用与发展 1 第二章 任务和目标 3 2.1设计任务 3 2.2设计目标 3 第三章 存储器的结构及组成原理 5 3.1结构与组成 5 3.2 组成设计原理 6 第四章 存储器的FPGA设计与实现 7 4.1 存储器的模块设计 7 4.2 存储器的Verilog HDL编程 7 第五章 功能、时序仿真和验证 9 5.1 测试文件 9 5.2 仿真测试结果分析 10 5.3 结论 11 第六

  3. 所属分类：讲义

    • 发布日期：2019-05-15
    • 文件大小：251kb
    • 提供者：weixin_43286995

  1. Lab2 FPGA数字钟设计实验_Q17_V2.docx

  2. FPGA实验讲义，实验旨为训练使用FPGA开发数字钟设计实验。

  3. 所属分类：讲义

    • 发布日期：2019-06-13
    • 文件大小：1mb
    • 提供者：qq_40389306

  1. vivado_软件使用流程.docx

  2. Vivado软件的使用 一、 建立工程 1.1新建一个工程 或者： 1.2设置工程名字和路径。输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在制定存储路径下建立独立的文件夹设置完成后，点击Next。注意： 工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成。 1.3选择RTL Project一项，并勾选Do not specify sources at this time，勾选该选项是为了跳过在新建工程的过程

  3. 所属分类：硬件开发

  1. FPGA-2ASK实验指导书.docx

  2. 1、2ASK调制原理 2、2ASK解调原理 3、FPGA设计原理及各模块介绍

  3. 所属分类：讲义

    • 发布日期：2019-09-27
    • 文件大小：279kb
    • 提供者：qq_42560911

  1. FPGA实验.docx

  2. 七段显示译码器 8位硬件加法器 七人表决器 巴克码 多功能数字时钟 状态机 verilogHDL语言，全部编译通过，并在实验箱验证过

  3. 所属分类：其它

    • 发布日期：2020-04-28
    • 文件大小：15mb
    • 提供者：qq_43363174

  1. EDA实验DE2-115 FPGA开发系统实验指导书 中文版.docx

  2. DE2-115 FPGA开发系统实验指导书 的中文翻译 开发板：DE2-115 FPGA 开发语言：verilog

  3. 所属分类：电信

    • 发布日期：2020-04-27
    • 文件大小：13mb
    • 提供者：weixin_42596755

  1. FPGA中阻塞赋值与非阻塞赋值原理实验.docx

  2. FPGA中阻塞赋值与非阻塞赋值原理实验

  3. 所属分类：嵌入式

    • 发布日期：2020-04-03
    • 文件大小：417kb
    • 提供者：sinat_41653350

  1. Xilinx_ZYNQ7020_自定义IP开发文档.docx

  2. 本文档详细描述了基于Xilinx Zynq 7020 SOC的自定义IP的实现，并带领大家一步步完成自定义用户逻辑IP与Zynq ARM通过AXI-Lite通讯的实验。教程非常详细包括FPGA部分和SDK软件部分的开发，以及自定义驱动文件的创建和使用等。 ZYNQ芯片的PL部分也就是FPGA部分，定义了一个用户逻辑的IP，实现将两个输入的32bit的数据相加。自定义的用户逻辑IP中设计了4个寄存器，其中3个配置寄存器（可读、可写）和一个状态寄存器（只读）。 ARM处理器通过写配置寄存器slv

  3. 所属分类：硬件开发

  1. 计组实验报告-总.docx

  2. 广工计算机组成原理实验报告 实验一：基础汇编语言程序设计 、实验二：脱机运算器实验、实验三：存储器部件教学实验、实验四：组合逻辑控制器部件教学实验 、实验五：微程序控制器部件教学实验 、实验六：输入/输出接口扩展实验 、 实验七：中断实验、实验九：FPGA芯片实现非流水线的CPU系统

  3. 所属分类：嵌入式

    • 发布日期：2020-02-02
    • 文件大小：27mb
    • 提供者：m0_46140702

  1. 99计数器.docx

  2. 基于FPGA的0到99的计数器，这个是在电子技术实验课程上学习练习的个人经验，希望能与大家一起分享一下，一起进步一起学习

  3. 所属分类：硬件开发

  1. 数字系统实践报告.docx

  2. 东南大学信息学院 短学期 数字系统设计 实验报告 FPGA

  3. 所属分类：电信

    • 发布日期：2019-09-02
    • 文件大小：1mb
    • 提供者：deanrossi

  1. 基于FPGA的交通灯实验报告.docx

  2. 基于FPGA的交通灯的设计实验，采用VHDL编写程序，并在QUARTUS II工具平台仿真，下载到实验箱进行验证。本次设计较复杂，如果不采用状态机的方式实现起来会非常繁琐，所以在功能中采用状态机的方式实现。

  3. 所属分类：交通

    • 发布日期：2020-05-24
    • 文件大小：678kb
    • 提供者：w17851006125

  1. ParwanCPU设计综述.docx

  2. 学习完FPGA parwan CPU设计的总结，用自己的理解比较详细地阐述了一下，可以当作复习参考，感谢沈沛意老师的精彩教学，当时课上好多没有听懂，反复回看老师内容才发现parwan设计的精妙。网上关于Parwan的学习资源实在太少，实际的代码实验我也只找到邢学长的实验，并且与实际教学代码有好多相差，能力有限，实际仿真实验没有成功，希望有大佬可以实现一下。

  3. 所属分类：嵌入式

    • 发布日期：2020-06-30
    • 文件大小：2mb
    • 提供者：qq_40427276

  1. EDA呼吸流水灯1.docx

  2. 1.1基本要求 设计FPGA逻辑，以10Hz的频率，点亮DE0实验板上的发光二极管LED9～LED0，显示过程中各个点亮的发光二极管的亮度呈现出明暗变化，形似呼吸。 1.2扩展要求 设计FPGA逻辑，在满足基本要求产生发光二极管规定显示样式的前提下，简化逻辑结构（使用存储器保存显示样式），并产生更多的发光二极管显示样式。

  3. 所属分类：电信

    • 发布日期：2020-11-30
    • 文件大小：1mb
    • 提供者：PC0331

  1. EDA计时器1.docx

  2. 设计FPGA逻辑，使用DE0实验板上的七段数码管 HEX3~HEX0，实现一个计数范围为0分0秒~59分 59秒的计数器，其中，HEX3~HEX2显示计数器的 分钟数值，HEX1~HEX0显示计数器的秒数值。计 数器通过BUTTON2 对计数值进行清零。

  3. 所属分类：电信

    • 发布日期：2020-11-30
    • 文件大小：2mb
    • 提供者：PC0331

  1. EDA单稳态触发器.docx

  2. 设计FPGA逻辑，设计一个单稳态触发器，当按 下button2时，可以使DE0实验板上的发光二极管 LED4发光，经过2s后LED4熄灭，在LED4熄灭前再 次按下button2无效，当LED4熄灭后再次按下 button1可以重复上述的现象。

  3. 所属分类：电信

    • 发布日期：2020-11-30
    • 文件大小：999kb
    • 提供者：PC0331

  1. EDA流水灯.docx

  2. 简单的verilog流水灯设计。设计FPGA逻辑，以5Hz的频率，逐次点亮DE0实验板上的发光二极管LED0～LED9。（1）设计FPGA逻辑，以其他频率实现“基本要求”中发光二极管的显示样式；（2）设计其他的发光二极管的显示样式。

  3. 所属分类：电信

    • 发布日期：2020-11-30
    • 文件大小：2mb
    • 提供者：PC0331

  1. 基于FPGA的UART接收数据至VGA显示系统设计.docx

  2. 基于FPGA的UART接收数据至VGA显示系统设计-实验报告-有需要的自取

  3. 所属分类：电信

    • 发布日期：2020-12-22
    • 文件大小：1mb
    • 提供者：jiayoudangdang