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  1. 三种高速乘法器的FPGA实现及性能比较

  2. 乘法是数字信号处理中重要的基本运算，在很大程度上影响着系统的性能。本文将介绍三种高速乘法器实现原理：阵列乘法器、华莱士(WT)乘法器、布斯华莱士树超前进位乘法器。而且通过FPGA技术实现了这三种乘法器，并对基于以上三种架构的乘法器性能进行了分析比较。

  3. 所属分类：硬件开发

    • 发布日期：2009-09-01
    • 文件大小：775kb
    • 提供者：tianhongli72

  1. FPGA设计中时钟时序相关问题

  2. 系统设计中时钟、时序相关问题 1，跟时钟相关的参数概念与分析 2，时钟树 3，PLL与DLL 4，基于Latch进行设计与Time Borrow 5，ASIC设计中的时钟使用的基本原则 6，门控时钟设计的相关技术 7，改善系统时钟性能以及提高性能速度的几种方法

  3. 所属分类：硬件开发

    • 发布日期：2009-09-25
    • 文件大小：1mb
    • 提供者：julianrao

  1. Verilog_HDL教程

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2009-12-21
    • 文件大小：4mb
    • 提供者：yanlihui13579

  1. 嵌入式\(高校应用案例)北航软件学院

  2. 学员在中科院学习期间独立完成制作ARM开发板、开发触摸屏驱动等36个嵌入式专题实验项目，1-3个大型项目。其他实验项目如：智能机器人等可在结业后完成。 教学周期：10个月，其中第一学期3个月，第二学期5个月，课程实训2个月。 课程编号 教学单元 教学内容 就业岗位 第一学期 教学课时3个月 ZKQ090101 网络原理及linux服务 网络概述；数据通信基础；网络体系结构与协议；局域网；网络互联与TCP/IP协议；Internet及其应用；网络连接设备与技术 •Linux下C开发人员 •面向C

  3. 所属分类：硬件开发

    • 发布日期：2010-03-21
    • 文件大小：554kb
    • 提供者：yaowanhua

  1. 三种高速乘法器的FPGA实现及性能比较

  2. 乘法是数字信号处理中重要的基本运算，在很大程度上影响着系统的性能。本文将介绍三种高速乘法器实现原理：阵列乘法器、华莱士(WT)乘法器、布斯华莱士树超前进位乘法器。而且通过FPGA技术实现了这三种乘法器，并对基于以上三种架构的乘法器性能进行了分析比较。

  3. 所属分类：硬件开发

    • 发布日期：2010-10-27
    • 文件大小：776kb
    • 提供者：feiniao200201

  1. Verilog_HDL经典教程实用手册

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2011-06-02
    • 文件大小：4mb
    • 提供者：heirfr

  1. Verilog_HDL教程.pdf

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2012-03-12
    • 文件大小：4mb
    • 提供者：lzj1987

  1. FPGA经验谈-时钟树

  2. FPGA经验谈 FPGA/CPLD 数字电路设计经验 技术交流讲义 FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2013-05-10
    • 文件大小：245kb
    • 提供者：lhrace11

  1. VLSI数字信号处理-设计与实现

  2. 目 录 第一章绪论 1.1 引言 1.2本书各章内容简介 第二章计算机算术运算及其实现 2.1 引言 2.2算术运算的数的系统 2.2.1普通基数的数的系统 2.2.2带符号数字的数的系统 2.2.3定点数的表示法 2.2.4剩余数系统 2.3二进制加法器 2.3.1基本的加法／减法器 2.3.2多级进位存储加法器树 2.3.3流水线加法器 2.4二进制乘法器 2.4.1 Baugh-Wooley补码阵列乘法器的数学原理 2.4.2 8×8位Baugh-Wooley补码阵列乘法器的VHDL实

  3. 所属分类：其它

    • 发布日期：2009-02-20
    • 文件大小：3mb
    • 提供者：luofei23

  1. 加扰 论文 .rar

  2. 8b_10b架构SerDes芯片的设计与实现_王伟涛.caj 100G以太网自同步并行扰码算法实现_张立鹏.pdf 采用并行8b_10b编码的JESD204B接口发送端电路设计_李长庆.pdf 含错扰码序列的快速恢复_伍文君.pdf 基于8B_10B编解码2.5Gp_省略_高速SerDes电路关键技术研究_林美东.caj 基于8b_10b编码技术的SerDes接口电路设计_李永乾.caj 基于构造代价函数求解的自同步扰码盲识别方法_韩树楠.pdf 基于空域对称加扰和安全极化编码的无协商密钥生成方

  3. 所属分类：教育

    • 发布日期：2020-04-20
    • 文件大小：48mb
    • 提供者：weixin_44035342

  1. 基于改进DA算法和流水线技术的FIR数字滤波器设计

  2. 提出了一种改进的分布式算法和一种具有流水线结构的加法树乘法器,设计了一种在FPGA上实现的FIR数字滤波器。介绍了改进的DA算法,对采用FPGA实现直接型结构移位相加乘法器FIR滤波器和改进DA算法的高速FIR滤波器的性能进行了比较。用VHDL在Quartus II平台上进行了仿真,给出了实现高效滤波功能的设计结果及不同算法的资源占用比较。

  3. 所属分类：其它

    • 发布日期：2020-07-05
    • 文件大小：533kb
    • 提供者：weixin_38725426

  1. 大量数字IC基础知识

  2. 设计与验证基础 脚本 笔面试题集 rtl_code 状态机设计 异步FIFO设计 亚稳态的世界 信号处理 同步FIFO设计 通信方式与仿真 速度与面积的优化 时钟域与时钟树 时钟与复位 时钟分频技术 时钟约束 全局时钟 流水线的艺术 基础知识题集 多时钟处理 低功耗设计 存储单元与模块 verilog语法知识 FPGA内部结构 ...

  3. 所属分类：电信

    • 发布日期：2020-10-07
    • 文件大小：616mb
    • 提供者：sinat_36752903

  1. FPGA技术树

  2. 开发FPGA需要掌握的技能

  3. 所属分类：硬件开发

    • 发布日期：2020-11-30
    • 文件大小：157kb
    • 提供者：meng1506789

  1. 基于StratixⅡ的加法树设计及其应用

  2. 数字信号处理(DSP)技术在许多领域内具有广泛的用途，如雷达、图像处理、数据压缩、数字电视和数据通信等。加法器和乘法器是构成所有DSP系统的基本结构，而加法运算是最基本的算术运算，无论是减法、乘法、除法或FFT运算，最终都要分解为加法运算。随着在FPGA设计中加法功能需求的日益增长，加法树规模的日益增大，人们提出了很多实现加法功能的设计方法，以期在高的运算速度与低的逻辑占用之间求得最佳的实现效果。StratixⅡ是Altera公司推出的新一代高端FPGA，他采用了不同于以往系列FPGA的逻辑结构

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：123kb
    • 提供者：weixin_38674415

  1. EDA/PLD中的32位单精度浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2020-12-04
    • 文件大小：159kb
    • 提供者：weixin_38645373

  1. 32位单浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：187kb
    • 提供者：weixin_38608866

  1. 规模化并网逆变器网侧谐振电流信息的小波包提取方法

  2. 规模化并网逆变器在电网公共端并联易引起复杂的谐振现象，为了有效抑制该谐振，介绍了一种基于“检测-反馈-补偿”思路的系统控制结构。为了实现上述目标，首先需要实时准确地提取该谐振电流信息来为抑制措施提供基准。研究了基于小波包变换的最大谐振电流成分实时提取技术，提出一种基于db4小波包的小波树优化分解与重构算法，在每一层分解后采用阈值判据判定小波频段、保持频段和置零频段，下一层分解时仅对小波段进行分解。相比小波包完全分解算法，该优化算法可降低分解重构过程的运算量且不损失最大谐振电流信息量。基于DSP

  3. 所属分类：其它

    • 发布日期：2021-01-13
    • 文件大小：974kb
    • 提供者：weixin_38711333