FPGA 流水线操作实现图像连通域处理标记位置，由于该方法进行的是并行流水线处理，即对图像扫描 一遍就可完成对所有连通区域的识别，因此识别每个连通区域的延时都是固定的，并不会因 为图像中连通区域多，延时就增加。该延时也很小，约扫描十几行图像的时间。

多目标连通域识别，verilog源码识别，附带仿真测试工程，占用2k左右资源，十几行ram缓存，经过测试可以识别出图形中目标，适合在ISE工程中使用