赛灵思公司（Xilinx, Inc.）近日宣布推出其第四代部分可重配置设计流程，以及智能时钟门控技术的多项全新强化方案，可针对Virtex-6 FPGA设计中BRAM(block-RAM)降低24%的动态功耗。设计人员即日起即可下载ISE12.2设计套件，利用其简便易用、直观的部分可重配置设计流程，进一步降低功耗和整体系统成本。同时，最新推出的ISE版本还可提供一项低成本仿真方案， 支持嵌入式设计流程。
赛灵思 ISE 设计套件高级市场营销总监 Tom Feist 指出：“由于系统日趋复杂
引 言
随着通信技术的发展，出现越来越多的无线接入技术，为了解决不同标准间的互通和兼容，人们提出了软件无线电(Software Defined Radio，SDR)技术。SDR技术要求通信终端具有可重配置能力，根据特定通信网络情况，动态地改变调制／解调、编解码、交织／解交织等方案。SDR终端的实现往往都是基于可重配置的硬件环境，如现场可编程逻辑阵列(Field Programmable Gate Array，FPGA)、数字信号处理器(Digital Signal Processor，DS
全球可编程平台领导厂商赛灵思公司宣布推出第四代部分可重配置设计流程，以及智能时钟门控技术的多项全新强化方案，可针对Virtex:trade_mark::registered:-6 FPGA设计中BRAM(block-RAM)降低24%的动态功耗。设计人员即日起即可下载ISE12.2设计套件，利用其简便易用、直观的部分可重配置设计流程，进一步降低功耗和整体系统成本。同时，最新推出的ISE版本还可提供一项低成本仿真方案， 支持嵌入式设计流程。
赛灵思 ISE 设计套件高级市场营销总监 Tom
赛灵思公司（Xilinx, Inc.）近日宣布推出其第四代部分可重配置设计流程，以及智能时钟门控技术的多项全新强化方案，可针对Virtex-6 FPGA设计中BRAM(block-RAM)降低24%的动态功耗。设计人员即日起即可ISE12.2设计套件，利用其简便易用、直观的部分可重配置设计流程，进一步降低功耗和整体系统成本。同时，推出的ISE版本还可提供一项低成本仿真方案， 支持嵌入式设计流程。
赛灵思 ISE 设计套件市场营销总监 Tom Feist 指出：“由于系统日趋复杂，如今的设计
可编程平台领导厂商赛灵思公司宣布推出第四代部分可重配置设计流程，以及智能时钟门控技术的多项全新强化方案，可针对Virtex:trade_mark::registered:-6 FPGA设计中BRAM(block-RAM)降低24%的动态功耗。设计人员即日起即可ISE12.2设计套件，利用其简便易用、直观的部分可重配置设计流程，进一步降低功耗和整体系统成本。同时，推出的ISE版本还可提供一项低成本仿真方案， 支持嵌入式设计流程。
赛灵思 ISE 设计套件市场营销总监 Tom Feist 指出
