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搜索资源列表

  1. FPGA VHDL乘法器

  2. 用verilog 还是VHDL我也忘了 ，已经调试。好用！！高手不必在乎谁什么语言写的吧。

  3. 所属分类：硬件开发

    • 发布日期：2009-06-16
    • 文件大小：759
    • 提供者：wushihai88

  1. CSD编码乘法器的设计以及FPGA实现

  2. 这三篇文章都对CSD乘法器做了相关介绍，同时也给出了基于FPGA的实现方法。

  3. 所属分类：硬件开发

    • 发布日期：2009-08-13
    • 文件大小：550912
    • 提供者：pohuaishizhe

  1. 三种高速乘法器的FPGA实现及性能比较

  2. 乘法是数字信号处理中重要的基本运算，在很大程度上影响着系统的性能。本文将介绍三种高速乘法器实现原理：阵列乘法器、华莱士(WT)乘法器、布斯华莱士树超前进位乘法器。而且通过FPGA技术实现了这三种乘法器，并对基于以上三种架构的乘法器性能进行了分析比较。

  3. 所属分类：硬件开发

    • 发布日期：2009-09-01
    • 文件大小：793600
    • 提供者：tianhongli72

  1. 基于FPGA的32位并行乘法器的设计与实现

  2. 一篇关于快速乘法器的论文，并在 FPGA 上设计并实现了一个高性能的32 位并行乘法器，值得一看！

  3. 所属分类：硬件开发

    • 发布日期：2010-03-25
    • 文件大小：156672
    • 提供者：primerplus

  1. 基于vhdl的乘法器实现

  2. 乘法器的实现，基于fpga的乘法器实现，并且在quartus中实现

  3. 所属分类：硬件开发

  1. 三种高速乘法器的FPGA实现及性能比较

  2. 乘法是数字信号处理中重要的基本运算，在很大程度上影响着系统的性能。本文将介绍三种高速乘法器实现原理：阵列乘法器、华莱士(WT)乘法器、布斯华莱士树超前进位乘法器。而且通过FPGA技术实现了这三种乘法器，并对基于以上三种架构的乘法器性能进行了分析比较。

  3. 所属分类：硬件开发

    • 发布日期：2010-10-27
    • 文件大小：794624
    • 提供者：feiniao200201

  1. 基于IEEE754标准的浮点乘法器

  2. 本设计是基于fpga的浮点乘法器设计，两个浮点数用ieee754标准表示，程序采用的verilog语言

  3. 所属分类：专业指导

    • 发布日期：2011-05-13
    • 文件大小：49152
    • 提供者：zsh6364931

  1. 16x16乘法器设计及仿真程序

  2. 在不调用ISE乘法器ip核，需自行编辑乘法器，该乘法器根据组合逻辑思想编辑的。

  3. 所属分类：软件测试

    • 发布日期：2011-07-06
    • 文件大小：36864
    • 提供者：yubouestc

  1. ASIC乘法器设计资料

  2. 多年收集的FPGA/CPLD设计乘法器的资料，包括诸多论文和设计文档

  3. 所属分类：硬件开发

    • 发布日期：2011-11-17
    • 文件大小：16777216
    • 提供者：gemingdaodi

  1. FPGA并行乘法器

  2. 一种基于FPGA的并行乘法器的设计，4为数据4为数据相乘的到一个8为数据。

  3. 所属分类：硬件开发

    • 发布日期：2011-12-22
    • 文件大小：18432
    • 提供者：xiaolin100fen

  1. 基于FPGA的串行乘法器

  2. 一种基于FPGA的串行乘法器的设计，他比并行乘法器运算速度慢，但是占用的资源少得多。

  3. 所属分类：硬件开发

    • 发布日期：2011-12-22
    • 文件大小：19456
    • 提供者：xiaolin100fen

  1. verilog编写的乘法器

  2. 这是用verilog编写的乘法器程序，包括原文本和测试文本，并且在quartus软件上仿真成功。

  3. 所属分类：硬件开发

    • 发布日期：2012-07-25
    • 文件大小：878592
    • 提供者：zhongyu87

  1. FPGA 乘法器

  2. Verilog HDL的全并行乘法器，基于流水线的乘法器，设计说明及代码

  3. 所属分类：其它

    • 发布日期：2012-08-28
    • 文件大小：306176
    • 提供者：lz_15219600

  1. FPGA实现16位乘法器

  2. Verilog实现的16为乘法器，并用仿真代码。

  3. 所属分类：硬件开发

    • 发布日期：2013-03-17
    • 文件大小：800768
    • 提供者：luohaoxiaoqi

  1. 32位单精度浮点乘法器的FPGA实现

  2. 32位单精度浮点乘法器的FPGA实现，帮助你如何通过FPGA实现32位单精度浮点乘法器

  3. 所属分类：嵌入式

    • 发布日期：2013-04-01
    • 文件大小：178176
    • 提供者：shiyangcool

  1. 3 基于IP核的乘法器的设计

  2. 3 基于IP核的乘法器的设计 VHDL FPGA 课程实验文档，内含代码，正常运行

  3. 所属分类：嵌入式

    • 发布日期：2013-06-18
    • 文件大小：97280
    • 提供者：shixiangyun2

  1. 基于FPGA的矩阵乘法器

  2. 该代码是基于FPGA的矩阵乘法器的代码，可以实现32x32大小有符号矩阵相乘，开发环境是ISE，用modelsim进行仿真

  3. 所属分类：嵌入式

    • 发布日期：2015-06-23
    • 文件大小：14680064
    • 提供者：qishi2014

  1. 20×18位符号定点乘法器的FPGA实现

  2. 在数字信号处理中经常需要进行乘法运算，乘法器的设计对整个器件的性能有很大的影响，在此介绍20×18比特定点阵列乘法器的设计。采用基4-Booth算法和4—2压缩的方案，并采用先进的集成电路工艺，使用SMIC0．18μm标准单元库，提高了乘法器的速度，节省了器件。

  3. 所属分类：其它

    • 发布日期：2020-07-27
    • 文件大小：92160
    • 提供者：weixin_38724247

  1. EDA/PLD中的20×18位符号定点乘法器的FPGA实现

  2. 摘要：在数字信号处理中经常需要进行乘法运算，乘法器的设计对整个器件的性能有很大的影响，在此介绍20×18比特定点阵列乘法器的设计。采用基4-Booth算法和4-2压缩的方案，并采用先进的集成电路工艺，使用SMIC 0．18 μm标准单元库，提高了乘法器的速度，节省了器件。利用Xilinx FPGA(xc2vp70-6ffl517)对乘法器进行了综合仿真，完成一次乘法运算的时间为15．922 ns，在减少乘法器器件的同时，提高了乘法器的速度，降低了器件的功耗。 　　随着计算机和信息技术的快速发展

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：302080
    • 提供者：weixin_38689824

  1. 20×18位符号定点乘法器的FPGA实现

  2. 摘要：在数字信号处理中经常需要进行乘法运算，乘法器的设计对整个器件的性能有很大的影响，在此介绍20×18比特定点阵列乘法器的设计。采用基4-Booth算法和4-2压缩的方案，并采用先进的集成电路工艺，使用SMIC 0．18 μm标准单元库，提高了乘法器的速度，节省了器件。利用Xilinx FPGA(xc2vp70-6ffl517)对乘法器进行了综合仿真，完成乘法运算的时间为15．922 ns，在减少乘法器器件的同时，提高了乘法器的速度，降低了器件的功耗。 　　随着计算机和信息技术的快速发展，人

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：404480
    • 提供者：weixin_38658405
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