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搜索资源列表

  1. VHDL硬件描述语言

  2. 全面地介绍了VHDL硬件描述语言的基本知识和利用VHDL进行数字电路系统设计的方法。全书共分13章：第1－6章主要介绍VHDL语言的基本语法知识；第7－9章介绍利用VHDL设计组合逻辑电路和时序逻辑电路（包括状态机）的基本方法；第10、11章简单扼要地介绍了VHDL设计中的仿真和综合的内容；第12章介绍ALTERA公司的MAX＋PLUSII开发工具的使用；第13章给出了3个VHDL层次性设计的实例，以进一步提高读者学习和使 VHDL的能力。本书注重基础知识的介绍，力求向读者系统地讲解VHDL硬

  3. 所属分类：嵌入式

    • 发布日期：2009-06-06
    • 文件大小：7mb
    • 提供者：chenfengde

  1. 智能扫地机VHDL FPGA

  2. 模拟智能扫地机的设计 学号：61010122 姓名：吴细老 1、 申请题目：模拟智能扫地机设计  题目，命题描述（5号宋体） 一． 扫地地图基本制作 1. 设定扫地范围地图，由键盘画图，随意画出一个任意形状图来作为扫地区域。画完图后，按下键后，扫描刚画出来的区域。将扫描所用的时间记录下来作为此次扫地的基本时间。这个时间可以用来自动的扫地机的关闭时间。 2. 测量环境湿度和温度，模拟方法是通过键盘直接设定环境温度和湿度，设定完成后自动形成一个系数，该系数用来控制扫地机的扫地速度，越脏扫描的时间

  3. 所属分类：硬件开发

    • 发布日期：2012-07-12
    • 文件大小：4mb
    • 提供者：wuxilao

  1. 有限状态机和VHDL的综合运用实例

  2. 这是一份数字实验课程的实验报告，隐藏了个人信息。 这份试验报告是用硬件模拟21点纸牌游戏的状态转换，涉及到的知识点包括有限状态机涉及，Altera Quartus II设计与仿真， Logic Analyzer的使用，及VHDL编程。文档结尾附带了VHDL的完整代码供参考。 本人是VHDL初学者，编写这个程序遇到的问题有：信号的赋值有延迟而变量没有；多个process不同操作同一个变量，process的敏感信号使用等等，这是与普通软件编程不同的地方，提醒大家注意。

  3. 所属分类：专业指导

    • 发布日期：2012-12-31
    • 文件大小：740kb
    • 提供者：firegw

  1. 基于FPGA中状态机的逻辑等价性验证方法

  2. FPGA的状态机设计，，， 很不错的资料 很不错的资料！！！

  3. 所属分类：硬件开发

    • 发布日期：2017-12-25
    • 文件大小：211kb
    • 提供者：qq_28240083

  1. 基于vhdl的串行发送器，状态机编写

  2. 设计一个串行数据发送器。并行8位数据‘Z’载入发送器后，通过串行口‘X’输出。具体要求如下 1、信号‘load’用来指示数据载入是否完成。当load变为1时，说明数据Z已经载入完成。当load变为0时开始发送数据。 2、Z的低位先发送 3、在发送Z之前先发送起始位‘0’ 4、Z发送完毕后，再发送奇偶校验位，（设计位偶校验位，即发送的8位数据+奇偶校验位9位数据‘1’的个数为偶）；然后再发送结束位‘1’； 5、结束位发送完毕，empty输出‘1’；

  3. 所属分类：嵌入式

    • 发布日期：2018-03-07
    • 文件大小：213kb
    • 提供者：weixin_41776235

  1. 基于状态机和流水线技术的3DES加密算法及其FPGA设计

  2. 绍了3DES加密算法的原理并详尽描述了该算法的FPGA设计实现。采用了状态机和流水线技术，使得在面积和速度上达到最佳优化；添加了输入和输出接口的设计以增强该算法应用的灵活性。各模块均用硬件描述语言实现，最终下载到FPGA芯片Stratix EP1S25F780C5中。

  3. 所属分类：其它

    • 发布日期：2020-07-29
    • 文件大小：94kb
    • 提供者：weixin_38551070

  1. 基于VHDL的MTM总线主模块有限状态机设计

  2. 为了能够更简洁严谨地描述MTM总线的主模块有限状态机的状态转换，同时减少FPGA芯片功耗，提高系统稳定性，文中在分析MTM总线结构和主模块有限状态机模型的基础上，基于VHDL语言采用"单进程"式对该有限状态机进行了设计，并在QuartusⅡ开发软件中实现了对语言代码的编译及程序的时序仿真和功能仿真；通过对仿真波形图的分析验证了该状态机设计的正确性和有效性。

  3. 所属分类：其它

    • 发布日期：2020-08-26
    • 文件大小：381kb
    • 提供者：weixin_38617001

  1. EDA/PLD中的基于VHDL的MTM总线主模块有限状态机设计

  2. 摘要：为了能够更简洁严谨地描述MTM总线的主模块有限状态机的状态转换，同时减少FPGA芯片功耗，提高系统稳定性，文中在分析MTM总线结构和主模块有限状态机模型的基础上，基于VHDL语言采用"单进程"式对该有限状态机进行了设计，并在QuartusⅡ开发软件中实现了对语言代码的编译及程序的时序仿真和功能仿真；通过对仿真波形图的分析验证了该状态机设计的正确性和有效性。 　　MTM总线（Module Testing and Maintenance bus,MTMbus）是一种同步、串行、用于系统级的背

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：320kb
    • 提供者：weixin_38701340

  1. 数据转换/信号处理中的基于FPGA的手持式示波器设计

  2. 摘要：在此设计的低成本手持式示波器是以ADC128S022模/数转换芯片为数据采集前端；使用FPGA片内双口内建RAM进行数据存储、有限状态机实现示波器的触发控制和显示驱动；最后再用LCD12864液晶模块完成终端的低成本图形显示。在DE0-Nano FPGA（Altera Cyclone IV）开发板上的测试结果表明，所设计的手持式示波器可以实现模拟信号任意电平上升沿或下降沿的触发测量；垂直灵敏度和扫描速度调节、波形参数的直接读出等功能。 　　0 引言 　　目前，数字存储示波器以其体积小、

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：256kb
    • 提供者：weixin_38649657

  1. 基础电子中的状态机设计

  2. 状态机设计是几乎每个设计人员都会遇到的问题，状态机一般用在需要逐个串行执行事件的场合。状态机设计有两点需要注意，一是不要滥用状态机。笔者发现一些初学者发现状态机的好处之后，容易滥用。明明是一个计数器就可以完成的工作，而要用一个状态机实现。FPGA的一个较大的好处在于并行处理的高效高速，如果滥用状态机的话，有时就失去了FPGA的优势；二是状态机的写法，推荐使用双进程的状态机的结构来构造状态机好处是结构清晰，构造输出容易。因为可以早一拍得到次态逻辑，所以可以容易构造出干净的寄存器输出。 　　例如，

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：85kb
    • 提供者：weixin_38738528

  1. 电源技术中的简化UART功能的FPGA实现

  2. 摘　要：提出了一种ARM＋FPGA结构系统中简化UART功能的FPGA实现方法，使用了状态机来描述接收器和发送器的基本功能，最后分别给出了一个串行数据帧长度的接收和发送的仿真结果。  　　关键词：FPGA；UART；状态机；ARM      1　引　言 　　在ARM＋FPGA系统结构中，实现基于ARM的嵌入式处理器和FPGA之间通信最简单的方法就是通过异步串行接口EIARS232C。考虑选用集成有UART(Universal Asynchronous Receiver / Transmitter

  3. 所属分类：其它

    • 发布日期：2020-11-27
    • 文件大小：89kb
    • 提供者：weixin_38557727

  1. 利用FPGA实现MMC2107与SDRAM接口设计

  2. 摘要：介绍基于现场可编程门阵列（FPGA），利用VHDL语言设计实现MMC2107与SDRAM接口电路。文中包括MMC2107组成结构、SDRAM存储接口结构和SDRAM控制状态机的设计。 关键词：现场可编程门阵列 SDRAM EBI VHDL 状态机 K4S560832A引言在嵌入式系统中，微控制器中通常有一定容量的存储器，用来存放程序和数据，但由于片内存储器受器件规模和生产成本的制约，其容量通常不能满足用户实际需求，还需要使用半导体存储器件来扩展存储空间。如果采用SDRAM进行存储扩展

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：99kb
    • 提供者：weixin_38622962

  1. EDA/PLD中的使用Verilog实现基于FPGA的SDRAM控制器

  2. 摘 要：介绍了SDRAM的特点和工作原理，提出了一种基于FPGA的SDRAM控制器的设计方法，使用该方法实现的控制器可非常方便地对SDRAM进行控制。关键词：SDRAM；控制器；Verilog；状态机 引言---  在基于FPGA的图象采集显示系统中，常常需要用到大容量、高速度的存储器。而在各种随机存储器件中，SDRAM的价格低、体积小、速度快、容量大，是比较理想的器件。但SDRAM的控制逻辑比较复杂，对时序要求也十分严格，使用很不方便，这就要求有一个专门的控制器，使系统用户能

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：108kb
    • 提供者：weixin_38727694

  1. 单片机与DSP中的使用Verilog实现基于FPGA的SDRAM控制器(图)

  2. Realization FPGA-based SDRAM Controller with Verilog 摘 要：介绍了SDRAM的特点和工作原理，提出了一种基于FPGA的SDRAM控制器的设计方法，使用该方法实现的控制器可非常方便地对SDRAM进行控制。关键词：SDRAM；控制器；Verilog；状态机 引言---在基于FPGA的图象采集显示系统中，常常需要用到大容量、高速度的存储器。而在各种随机存储器件中，SDRAM的价格低、体积小、速度快、容量大，是比

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：86kb
    • 提供者：weixin_38739950

  1. EDA/PLD中的SDRAM通用控制器的FPGA模块化设计

  2. 摘要： 介绍了一种SDRAM通用控制器的FPGA模块化解决方案。关键词： SDRAM控制器；FPGA；VHDL；状态机；仲裁机制   引言   同步动态随机存储器(SDRAM)，在同一个CPU时钟周期内即可完成数据的访问和刷新，其数据传输速度远远大于传统的数据存储器(DRAM)，被广泛的应用于高速数据传输系统中。基于FPGA的SDRAM控制器，以其可靠性高、可移植性强、易于集成的特点，已逐渐取代了以往的专用控制器芯片而成为主流解决方案。然而，SDRAM复杂的控制逻辑和要求严格的时序，成为开发过程

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：117kb
    • 提供者：weixin_38630358

  1. GPIB接口的FPGA实现

  2. 摘   要：GPIB接口是测试仪器中常用的接口方式。通过将接口设计分解为同步状态机设计和寄存器读写电路设计，采用Verilog语言实现了满足IEEE488.1协议的IPCore设计。将此IPCore固化到FPGA芯片中即可实现GPIB各种接口功能。关键词：GPIB接口；状态机；FPGA引言在自动测试领域中，GPIB通用接口是测试仪器常用的接口方式，具有一定的优势。通过GPIB组建自动测试系统方便且费用低廉。而GPIB控制芯片是自动测试系统中的关键芯片，此类芯片只有国外少数公司能生产，不仅价格昂贵

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：153kb
    • 提供者：weixin_38704857

  1. SDRAM通用控制器的FPGA模块化设计

  2. 摘要： 介绍了一种SDRAM通用控制器的FPGA模块化解决方案。关键词： SDRAM控制器；FPGA；VHDL；状态机；仲裁机制引言同步动态随机存储器(SDRAM)，在同一个CPU时钟周期内即可完成数据的访问和刷新，其数据传输速度远远大于传统的数据存储器(DRAM)，被广泛的应用于高速数据传输系统中。基于FPGA的SDRAM控制器，以其可靠性高、可移植性强、易于集成的特点，已逐渐取代了以往的专用控制器芯片而成为主流解决方案。然而，SDRAM复杂的控制逻辑和要求严格的时序，成为开发过程中困扰设计人

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：131kb
    • 提供者：weixin_38611459

  1. 基于VHDL的MTM总线主模块有限状态机设计

  2. 为了能够更简洁严谨地描述MTM总线的主模块有限状态机的状态转换，同时减少FPGA芯片功耗，提高系统稳定性，文中在分析MTM总线结构和主模块有限状态机模型的基础上，基于VHDL语言采用“单进程”式对该有限状态机进行了设计，并在QuartusⅡ开发软件中实现了对语言代码的编译及程序的时序仿真和功能仿真；通过对仿真波形图的分析验证了该状态机设计的正确性和有效性。

  3. 所属分类：其它

    • 发布日期：2021-01-31
    • 文件大小：465kb
    • 提供者：weixin_38694343

  1. SDRAM通用控制器的FPGA模块化设计

  2. 摘要： 介绍了一种SDRAM通用控制器的FPGA模块化解决方案。关键词： SDRAM控制器；FPGA；VHDL；状态机；仲裁机制   引言   同步动态随机存储器(SDRAM)，在同一个CPU时钟周期内即可完成数据的访问和刷新，其数据传输速度远远大于传统的数据存储器(DRAM)，被广泛的应用于高速数据传输系统中。基于FPGA的SDRAM控制器，以其可靠性高、可移植性强、易于集成的特点，已逐渐取代了以往的专用控制器芯片而成为主流解决方案。然而，SDRAM复杂的控制逻辑和要求严格的时序，成为开发过程

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：126kb
    • 提供者：weixin_38568031

  1. 基于VHDL的MTM总线主模块有限状态机设计

  2. 摘要：为了能够更简洁严谨地描述MTM总线的主模块有限状态机的状态转换，同时减少FPGA芯片功耗，提高系统稳定性，文中在分析MTM总线结构和主模块有限状态机模型的基础上，基于VHDL语言采用"单进程"式对该有限状态机进行了设计，并在QuartusⅡ开发软件中实现了对语言代码的编译及程序的时序仿真和功能仿真；通过对仿真波形图的分析验证了该状态机设计的正确性和有效性。 　　MTM总线（Module Testing and Maintenance bus,MTMbus）是一种同步、串行、用于系统级的背

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：382kb
    • 提供者：weixin_38662089
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