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搜索资源列表

  1. LDPC译码器的ImpulseC编程设计

  2. LDPC译码器的ImpulseC编程设计

  3. 所属分类：其它

    • 发布日期：2010-11-04
    • 文件大小：267264
    • 提供者：c1051001629

  1. 准循环LDPC译码器的FPGA实现

  2. 准循环LDPC译码器的FPGA实现，专业学术论文，比较前沿

  3. 所属分类：专业指导

    • 发布日期：2012-04-20
    • 文件大小：591872
    • 提供者：dongxian123

  1. QC-LDPC译码器设计

  2. 这是一些有关QC-LDPC译码器设计的一些经典文章，非常详细的介绍了如何FPGA实现。希望对学习QC-LDPC的人士有帮助

  3. 所属分类：其它

    • 发布日期：2013-12-12
    • 文件大小：20971520
    • 提供者：sn2120110886

  1. QC-LDPC译码器设计_续

  2. 这些是我收集的有关QC-LDPC码译码器设计的FPGA实现相关的文章，上次传了一部分，这是下部分。希望对大家有用

  3. 所属分类：其它

    • 发布日期：2013-12-12
    • 文件大小：41943040
    • 提供者：sn2120110886

  1. 800Mbps准循环LDPC码译码器的FPGA实现

  2. 本文提出了一种适用于准循环低密度校验码的低复杂度的高并行度译码器架构。通常准循环低密度校验码不适于设计有效的高并行度高吞吐茸译码器。我们通过利用准循环低密度校验码的奇偶校验矩阵的结构特点，将其转化为块 准循环结构，从而能够并行化处理译码算法的行与列操作。使用这个架构，我们在Xilinx Virtex-5 LX330 FPGA上实现了(8176，7154)有限几何LDPC码的译码器，在15次迭代的条件下其译码吞吐量达到800Mbps。

  3. 所属分类：硬件开发

    • 发布日期：2014-03-09
    • 文件大小：591872
    • 提供者：sunnyapi163com

  1. 5G-LDPC码编译码器设计与FPGA实现技术研究.pdf

  2. 5G-LDPC码编译码器设计与FPGA实现技术研究，根据5G LDPC 码校验矩阵的结构特性，结合常用编码算法中的单对角校验矩阵编码方法和双对角校验矩阵编码方法，设计了一种针对5G LDPC 码的双对角加单对角校验矩阵编码方法；

  3. 所属分类：电信

    • 发布日期：2020-06-04
    • 文件大小：2097152
    • 提供者：wuze2009032075

  1. 多码率、多码长LDPC译码器的设计与实现

  2. 针对IEEE802.16e标准，基于层译码算法（TDMP）提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计，可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真，使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12，最大工作频率为170.278 MHz，译码吞吐量可达到128.77 Mb/s。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：259072
    • 提供者：weixin_38655309

  1. 多码率QC-LDPC译码器设计与实现

  2. 低密度奇偶校验码（LDPC）是目前最有效的差错控制手段之一，而其中准循环LDPC 码（QC-LDPC）应用最为广泛。提出了一种通用的多码率QC-LDPC 译码器设计方法，并在FPGA 上完成了实现和测试。测试结果表明，该多码率译码器在资源占用不超过2 种码率译码器资源之和的前提下能够有效支持至少3 种码率；且工作时钟在110 MHZ 时，固定迭代次数为16 次，该译码器的吞吐率能保持在110 Mb/s 以上。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：222208
    • 提供者：weixin_38637580

  1. 基于CMMB系统的LDPC译码器的设计与实现

  2. 摘要：根据CMMB中LDPC码校验矩阵的结构特点，提出了一种部分并行译码结构的实现方法，并在XILINX的VirtexIV的XC4VLX80型FPGA上实现了这种结构。该设计充分利用了LDPC校验矩阵的规律，采用了一种适当的硬件结构和独特

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：212992
    • 提供者：weixin_38654348

  1. 基于CMMB传输系统的LDPC译码器设计与实现

  2. 根据CMMB中LDPC码校验矩阵的结构特点，提出了一种部分并行译码结构的实现方法，并在XILINX的VirtexIV的XC4VLX80型FPGA上实现了这种结构。该设计充分利用了LDPC校验矩阵的规律

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：226304
    • 提供者：weixin_38725625

  1. WIMAX LDPC码译码器的FPGA实现

  2. 设计了基于TDMP-NMS算法的码率码长可配置LDPC码译码器，支持WIMAX标准LDPC码的译码。 通过插入最短的额外时钟周期，使得更新后的节点信息得到了及时利用。采用一种工作于增量模式的基于填充算法的桶形移位寄存器结构，实现了对该标准中576、768、1152、2304 4种码长LDPC 码译码的支持。结果表明所设计的译码器完全能满足WIMAX标准对数据吞吐率的要求。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：269312
    • 提供者：weixin_38693476

  1. 基于IEEE802．1 6e标准的LDPC编码器设计与实现

  2. 如何构造和改进LDPC码成为目前研究的热点，而准循环低密度奇偶校验码的发现，为LDPC编译码的硬件实现提供了可能。QC—LDPC码具有更好的结构性与随机性，在保证码的信道性能不变的前提下，极大的简化了编码和译码电路，是目前实现LDPC编译码器的主流算法。正是由于这些优势，LDPC码已被WIMAX(IEEE802．16e)、WLAN(IEEE802．11n)、DVB-T等标准选定为信道编码的备选编码，并且极有可能成为第四代无线通信的编码标准。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：456704
    • 提供者：weixin_38617436

  1. 基于改进的分层译码算法的QC-LDPC译码器设计

  2. 对空间数据系统委员会（CCSDS）推荐的QC-LDPC码进行了研究，给出了改进的分层译码算法。基于改进的分层译码算法设计部分并行结构QC-LDPC译码器，译码速率较快,适合应用需求，并通过仿真验证所设计的译码器的性能。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：362496
    • 提供者：weixin_38694299

  1. 多码率、多码长LDPC译码器的设计与实现

  2. 针对IEEE802.16e标准，基于层译码算法（TDMP）提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计，可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真，使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12，最大工作频率为170.278 MHz，译码吞吐量可达到128.77 Mb/s。最后，通过搭建软硬件协同验证平台验证设计的正确性，并将验证的结果与Matlab仿真结果进行了对比。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：256000
    • 提供者：weixin_38552305

  1. 面向60 GHz系统的多码率LDPC分层译码器的设计

  2. 针对60 GHz通信系统中的IEEE 802.11ad标准，提出了一种双层同步迭代式多码率LDPC分层译码器的结构。利用码率越低LDPC校验矩阵越为稀疏的特点，将所有码率下的校验矩阵压缩到单一检验矩阵，以便支持LDPC多码率译码。同时，使用分层译码算法，有效减少迭代次数。基于推荐结构，在Vertex-6 FPGA上实现了支持IEEE 802.11ad标准的4种码率的LDPC译码器，LUTs资源使用量为34%，最高净吞吐率达到3.507 Gb/s。比较结果表明，推荐结构有着低复杂度、高吞吐率的特点

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：358400
    • 提供者：weixin_38637884

  1. 基于CMMB系统的LDPC译码器的设计与实现

  2. 摘要： 根据CMMB中LDPC 码校验矩阵的结构特点， 提出了一种部分并行译码结构的实现方法， 并在XILINX的VirtexIV的XC4VLX80型FPGA上实现了这种结构。该设计充分利用了LDPC校验矩阵的规律， 采用了一种适当的硬件结构和独特的存储器调用控制策略， 故可在保证高性能和较大吞吐率的情况下， 以较少的硬件资源实现两种码率的复用。 　　0 引言 　　低密度奇偶校验(Low Density Parity Check，LDPC) 码是由Gallager博士在1962年首次提出来的

  3. 所属分类：其它

    • 发布日期：2020-11-04
    • 文件大小：242688
    • 提供者：weixin_38540782

  1. EDA/PLD中的多码率QC-LDPC译码器设计与实现

  2. 摘 要：低密度奇偶校验码（LDPC）是目前最有效的差错控制手段之一，而其中准循环LDPC 码（QC-LDPC）应用最为广泛。提出了一种通用的多码率QC-LDPC 译码器设计方法，并在FPGA 上完成了实现和测试。测试结果表明，该多码率译码器在资源占用不超过2 种码率译码器资源之和的前提下能够有效支持至少3 种码率；且工作时钟在110 MHZ 时，固定迭代次数为16 次，该译码器的吞吐率能保持在110 Mb/s 以上。 　　0 引言 　　LDPC 码最早于1962 年由Gallager提出，可

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：218112
    • 提供者：weixin_38599537

  1. 近地通信系统中高速LDPC译码器的研究和实现.pdf

  2. 近地通信系统中高速LDPC译码器的研究和实现

  3. 所属分类：电信

    • 发布日期：2021-03-14
    • 文件大小：2097152
    • 提供者：tianshan2010

  1. 多码率QC-LDPC译码器设计与实现

  2. 摘 要：低密度奇偶校验码（LDPC）是目前有效的差错控制手段之一，而其中准循环LDPC 码（QC-LDPC）应用为广泛。提出了一种通用的多码率QC-LDPC 译码器设计方法，并在FPGA 上完成了实现和测试。测试结果表明，该多码率译码器在资源占用不超过2 种码率译码器资源之和的前提下能够有效支持至少3 种码率；且工作时钟在110 MHZ 时，固定迭代次数为16 次，该译码器的吞吐率能保持在110 Mb/s 以上。 　　0 引言 　　LDPC 码早于1962 年由Gallager提出，可以看成

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：278528
    • 提供者：weixin_38722721

  1. 适用于BPSK系统的抗跳周LDPC译码算法

  2. 采用BPSK调制方式的系统发生跳周现象后，输入LDPC译码器的信息序列符号与原序列符号相反，导致译码器失效。提出了基于置信传播算法的抗跳周LDPC译码算法。该算法通过增加一次迭代译码的运算量，根据校验节点与变量节点之间传递的信息对初始似然比信息进行修正，可以消除跳周对译码器的影响。仿真结果表明在不发生跳周时，抗跳周LDPC译码算法与传统译码算法性能相同，即抗跳周LDPC译码算法对初始似然比信息的修正不会导致译码性能损失。在跳周发生时，传统译码算法失效。对校验节点奇数度的码字采用抗跳周译码算法可以

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：1048576
    • 提供者：weixin_38737335
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