注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. eetop.cn_ESD.pdf

  2. ESD设计介绍，静电放电（ESD，Electrostatic Discharge）给电子器件环境会带来破坏性的后果。 它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，互补金属氧化物半 导体（CMOS，Complementary Metal-Oxide Semiconductor）的特征尺寸不断缩小金属氧化物半导体(MOS, Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS 管 能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD 性能，需要从全

  3. 所属分类：制造

    • 发布日期：2020-04-23
    • 文件大小：394kb
    • 提供者：weixin_43283547

  1. 移动电源方案芯片 升压ic.pdf

  2. 移动电源方案芯片 升压icpdf,移动电源方案KADIOm Contents 概述 特性 2.1特性选择表 管脚分配 引脚说明 引脚说明 42 引脚说明 引脚说明 44 引脚说明 功能模块图 功能措述 充电功能 6.2升压输出 6.3手电筒功能 共型应用电路 绝对最人范围 电气特性 电气特性: 电气特性 封装信息 表了特性选择表 衣二KDM5200-1X引脚描述 表三KDM5200-3X引脚描述 表四KDM5200-4X引脚描述 表五KD52005×9脚描述/③ 表六绝对最大范围 表七DC电气特

  3. 所属分类：其它

    • 发布日期：2019-09-13
    • 文件大小：951kb
    • 提供者：weixin_38743737

  1. 模拟技术中的CMOS电路中ESD保护结构的设计原理与要求

  2. ESD(静电放电)是CMOS电路中最为严重的失效机理之一，严重的会造成电路自我烧毁。论述了CMOS集成电路ESD保护的必要性，研究了在CMOS电路中ESD保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD保护结构的设计要求。     1 引言     静电放电会给电子器件带来破坏性的后果，它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，CMOS电路的特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：97kb
    • 提供者：weixin_38520258

  1. MOS芯片的ESD保护电路设计

  2. 随着CMOS集成电路产业的高速发展，越来越多的CMOS芯片应用在各种电子产品中，但在电子产品系统的设计过程中，随着CMOS工艺尺寸越求越小，单位面积上集成的晶体管越来越多，极大地降低了芯片的成本，提高了芯片的运算速度。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：127kb
    • 提供者：weixin_38530415

  1. CMOS电路ESD保护结构设计

  2. 摘　要:静电放电是CMOS电路中最为严重的失效机理之一，严重的会造成电路自我烧毁。论述了CMOS集成电路ESD保护的必要性，研究了在CMOS电路中ESD保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD保护结构的设计要求。 　　1　引　言 　　静电放电会给电子器件带来破坏性的后果，它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展， CMOS电路的特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小，而

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：100kb
    • 提供者：weixin_38641366

  1. CMOS电路中ESD保护结构的设计原理与要求

  2. ESD(静电放电)是CMOS电路中为严重的失效机理之一，严重的会造成电路自我烧毁。论述了CMOS集成电路ESD保护的必要性，研究了在CMOS电路中ESD保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD保护结构的设计要求。     1 引言     静电放电会给电子器件带来破坏性的后果，它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，CMOS电路的特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：125kb
    • 提供者：weixin_38607784

  1. CMOS电路的ESD保护结构设计

  2. ESD(静电放电)是CMOS电路中为严重的失效机理之一，严重的会造成电路自我烧毁。论述了CMOS集成电路ESD保护的必要性，研究了在CMOS电路中ESD保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD保护结构的设计要求。 1 引言      静电放电会给电子器件带来破坏性的后果，它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，CMOS电路的特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小，而外

  3. 所属分类：其它

    • 发布日期：2021-01-12
    • 文件大小：100kb
    • 提供者：weixin_38672812