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  1. ModelSim 教程

  2. Modelsim是现在业界比较流行的HDL语言仿真工具，不错的ModelSim教程。

  3. 所属分类：嵌入式

    • 发布日期：2009-05-13
    • 文件大小：251904
    • 提供者：shuiqing76

  1. -简化的RISC CPU设计简介-

  2. VerilogHDL程序都是我们自己为教学目的而编写的，全部程序在CADENCE公司的LWB (Logic Work Bench)环境下和 Mentor 公司的ModelSim 环境下用Verilog语言进行了仿真, 通过了运行测试，并分别用Synergy和Synplify综合器针对不同的FPGA进行了综合。分别用Xilinx和Altera公司的的布局布线工具在Xilinx3098上和Altera Flex10K10实现了布线。 顺利通过综合前仿真、门级结构仿真以及布线后的门级仿真。这个 CP

  3. 所属分类：嵌入式

    • 发布日期：2014-10-31
    • 文件大小：716800
    • 提供者：baidu_22756945

  1. ModelSim 编译 Xilinx库.doc

  2. ModelSim是Mentor Graphics出品的一款VHDL、Verilog、SystemC、SystemVerilog以及混合语言设计的仿真和验证工具。在ModelSim中，所有的设计（包括用户设计以及EDA工具预先提供的设计）必须编译成一个或多个仿真库。ModelSim的仿真库实际是一个目录，它可以看作是存储经过编译的设计单元的“仓库”。ModelSim的仿真库可以分成两类：(1) 本地工作库；(2) 资源库。本地工作库随着我们设计的更新和编译发生变化，可以说，它是动态的（work

  3. 所属分类：硬件开发

    • 发布日期：2019-05-23
    • 文件大小：151552
    • 提供者：drjiachen

  1. modelsim学习笔记

  2. Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：43008
    • 提供者：weixin_38593738

  1. Modelsim_crack.zip

  2. Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口。

  3. 所属分类：网络攻防

    • 发布日期：2020-10-05
    • 文件大小：615424
    • 提供者：qwe2508

  1. Modelsim FLI接口在协同仿真技术中的应用

  2. 1 前言 　　协同仿真就是利用仿真工具提供的外部接口，用其它程序设计语言(非HDL语言，如c语言等)编程，用辅助仿真工具进行仿真。MODELsim 提供了与c语言的协同仿真接口。以Windows平台为例，用户可通过MODELsim 提供的c语言接口函数编程，生成动态链接库，由MODELsim 调用这些动态链接库进行辅助仿真，如图1所示。 图1 协同仿真示意图 　　2 MODELsim及FLI接口介绍 　　Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：126976
    • 提供者：weixin_38748769

  1. 一种基于Modelsim FLI接口的协同仿真技术

  2. 1 前言 　　协同仿真就是利用仿真工具提供的外部接口，用其它程序设计语言(非HDL语言，如c语言等)编程，用辅助仿真工具进行仿真。Modelsim提供了与c语言的协同仿真接口。以Windows平台为例，用户可通过modelsim提供的c语言接口函数编程，生成动态链接库，由modelsim调用这些动态链接库进行辅助仿真，如图1所示。 　　图1 协同仿真示意图 　　2 Modelsim及FLI接口介绍 　　Modelsim是Model Technology(Mentor Graphics

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：111616
    • 提供者：weixin_38522253

  1. Actel面向FPGA设计的新版IDE支持添加时序约束功能

  2. Actel公司日前宣布推出最新的Libero集成设计环境(IDE) 6.2版本。新版本集成了最佳的设计工具，拥有设计分析和时序收敛的崭新重要功能，使得现场可编程门阵列(FPGA)设计人员在质量、效率和功能方面获得最好的效果。与Libero 6.2一同推出的还有Actel全新SmartTime静态时序分析环境，能够协助客户分析和管理时序，进行高级的时序验证，并通过与时序驱动布局布线紧密结合而保证可预测的时序收敛。  　　在这个Libero版本中，Actel和Mentor进一步合作，把Mentor 

  3. 所属分类：其它

    • 发布日期：2020-12-01
    • 文件大小：66560
    • 提供者：weixin_38692100

  1. EDA/PLD中的Actel Libero集成设计环境IDE6.2

  2. Actel公司宣布推出最新的Libero集成设计环境 (IDE) 6.2 版本，集成了最佳的设计工具，拥有设计分析和时序收敛的崭新重要功能，使得现场可编程门阵列 (FPGA) 设计人员在质量、效率和功能方面获得最好的效果。与Libero 6.2 一同推出的还有Actel全新SmartTime静态时序分析环境，能够协助客户分析和管理时序，进行高级的时序验证，并通过与时序驱动布局布线紧密结合而保证可预测的时序收敛。 在这个Libero版本中，Actel和Mentor进一步合作，把Mentor Gra

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：62464
    • 提供者：weixin_38711369