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搜索资源列表

  1. modelsim-gcc-4.2.1-mingw32vc9.zip

  2. 用于modelsim编译c以及UVM使用

  3. 所属分类：硬件开发

    • 发布日期：2013-08-19
    • 文件大小：22mb
    • 提供者：guolehaohao

  1. modelsim-gcc-4.5.0-mingw64（for 64位windows）

  2. 支持win64的modelsim,questasim的gcc编译器，可以在64位windows环境下编译UVM的库。

  3. 所属分类：硬件开发

    • 发布日期：2016-04-17
    • 文件大小：35mb
    • 提供者：bairg521

  1. modelsim环境下运行UVM

  2. 实验环境：win7+modelsim10.4d 实验用例：输出hello_uvm; Modelsim10.4d在安装时已配置好uvm的连接dll文件，因此不再需要生成（在文件夹C:\modeltech64_10.4\uvm-1.1d\win64下）

  3. 所属分类：硬件开发

    • 发布日期：2017-11-14
    • 文件大小：90kb
    • 提供者：mangyegulang

  1. modelsim/questasim-gcc-4.5.0-mingw64编译器

  2. 用于modelsim/questasim中gcc编译UVM1.1d库，支持64位系统，编译生成后产生.dll文件即可。

  3. 所属分类：硬件开发

    • 发布日期：2018-03-16
    • 文件大小：35mb
    • 提供者：weixin_39565666

  1. UVM fpga

  2. 对UVM结构熟悉的读者可跳过本节。 叫UVM“框架”可能并不确切（只是便于理解，可类比软件界的“框架”）。UVM全称为通用验证方法论。在硬件开发过程中，验证是十分重要的环节。可以说，左手开发，右手验证。在历史上，为了实现通用化的验证，前人摸爬滚打，创造出了UVM这一套框架。UVM前身是OVM，两者都是Accellera提出，UVM在OVM的基础上有所改进。 本文旨在用一种简单的方式介绍UVM的结构。期望读者能够读完本文后，成功搭建一个完整的UVM验证系统。

  3. 所属分类：硬件开发

    • 发布日期：2018-04-21
    • 文件大小：3mb
    • 提供者：qq_21539875

  1. crc7的system verilog代码

  2. crc7的system verilog代码 以crc7为例进行UVM的验证 搭建环境。 本文使用的Quartus II 13.1（64 bit），器件库MAX V。写了一个Verilog的简单的crc7。 仿真环境是ModelSim 10.2c。虽说自带UVM库。但是，没找到Modelsim自带的uvm_dpi.dll，于是，还重新编译了一番。 本文在win 10下。下载uvm-1.1d（现在最新版本有1.2d了），放好。

  3. 所属分类：硬件开发

    • 发布日期：2018-02-22
    • 文件大小：446byte
    • 提供者：weixin_41750899

  1. QuestaSim 10.6c-gcc-4.5.0-mingw64

  2. 支持64位modelsim, questasim 的gcc编译器, 含 uvm 脚本

  3. 所属分类：硬件开发

    • 发布日期：2019-04-07
    • 文件大小：28mb
    • 提供者：firefox1124

  1. modelsim UVM helloword 工程

  2. 使用modelsim 搭建的UVM 编译环境。 使用方法： 1解压RAR文件 2打开modelsim 3点击菜单栏打开命令 4选择解压目录中的MyUvm.mqf文件 5modelsim中library work目录下，右击hello 6 选择simulation 7 执行 8 modelsim在屏幕上打印helloword

  3. 所属分类：硬件开发

    • 发布日期：2020-04-04
    • 文件大小：4mb
    • 提供者：AzurePrg

  1. win10下基于modelsim uvm仿真

  2. 包括sim.do已经bat和全套代码

  3. 所属分类：互联网

    • 发布日期：2021-02-20
    • 文件大小：8kb
    • 提供者：a52228254

  1. 逻辑：CMake，SystemVerilog和SystemC实用程序，用于创建，构建和测试FPGA和ASIC的RTL项目-源码

  2. 逻辑 CMake，SystemVerilog和SystemC实用程序，用于为FPGA和ASIC创建，构建和测试RTL项目。 包括： CMake实用程序，用于快速构建和测试RTL项目 SystemVerilog模块，用于创建高质量的RTL项目 具有SystemC的UVM的现代C ++框架，可为RTL项目创建高质量和高性能的测试 好处 快速设置 跨平台，跨IDE 无需为仿真和综合创建单独的脚本 无需为不同的工具（Intel Quartus，Xilinx Vivado，Verilator，Mo

  3. 所属分类：其它

    • 发布日期：2021-01-30
    • 文件大小：442kb
    • 提供者：weixin_42102358