PCB设计十大误区-绕不完的等长

既然Tco是影响共同时钟总线速率的重要因素，那么有什么办法可以解决这个问题呢？ 工程师的创新力是无穷的，解决办法也非常简单，不再用外部时钟来同步数据了，而是时钟和数据一起往前走。

PCB设计十大误区-绕不完的等长（四）

1、串行总线来了 绕线话题从开篇到结尾，花了好几个月哈，老是出差，没有时间静下来写东西。不过或许出差也只是借口，而是因为时序绕线这个话题实在是有点难写好吧。不管怎么说，挖下的坑是一定要埋上的，今天就是绕不完的等长的最后一篇，串行总线来了。 上一篇文章发出来之后，不少网友回复说，DDR3的同组数据并不需要做到5mil等长这么严格呀。看到这样的回复，高速先生们都是热泪盈眶：“同志，见到你真好……”。说实话，写这个系列文章还是有点私心的，希望以后不会再收到客户提出的+/-1mil，+/-0

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