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搜索资源列表

  1. 使用Cyclone器件中的PLL

  2. 介绍 Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。

  3. 所属分类：网络基础

    • 发布日期：2009-06-08
    • 文件大小：1mb
    • 提供者：piaoye403

  1. s12x Xgate 双核例程

  2. S12X双核MCU例程，使用了XGATE协处理器处理中断,涉及到PLL倍频Busclock至40M,pwm7输出20M 50%占空比脉冲，从SCI0以9600bps输出CAPTURE0~6通道分别捕捉到的每秒脉冲计数值，经验证每通道最快可达上百K的采集速率。

  3. 所属分类：专业指导

    • 发布日期：2009-08-19
    • 文件大小：262kb
    • 提供者：liulx

  1. 100倍频PLL锁相环

  2. 100倍频 PLL 锁相环 根据不同的频率选择不同的电阻和电容。以匹配震荡周期。 如果脉冲电流不够。可以加上拉电阻。上拉电阻可以选用10K

  3. 所属分类：专业指导

    • 发布日期：2009-10-26
    • 文件大小：671kb
    • 提供者：Cool1943

  1. 基于FPGA的多种分频设计与实现

  2. 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。

  3. 所属分类：硬件开发

    • 发布日期：2010-01-09
    • 文件大小：172kb
    • 提供者：william69

  1. 使用Cyclone器件中的PLL

  2. Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。

  3. 所属分类：硬件开发

    • 发布日期：2010-01-19
    • 文件大小：1mb
    • 提供者：kmisslove

  1. C8051F120单片机PLL倍频程序

  2. 本文件将C8051F120单片机的频率通过倍频提高到88MHz

  3. 所属分类：C

  1. FPGA中调用pll进行倍频

  2. FPGA中调用pll进行倍频，FPGA中调用pll进行倍频，FPGA中调用pll进行倍频，FPGA中调用pll进行倍频，FPGA中调用pll进行倍频，FPGA中调用pll进行倍频

  3. 所属分类：其它

    • 发布日期：2011-04-21
    • 文件大小：213kb
    • 提供者：qinzushu

  1. Altera 可重配PLL

  2. Altera器件系列不同，Cyclone PLL不支持外部反馈模式。所有支持的三种时钟反馈模式允许倍频/分频、相位偏移和可编程占空比。

  3. 所属分类：硬件开发

    • 发布日期：2012-02-27
    • 文件大小：922kb
    • 提供者：benjin3477

  1. 基于pll verilog 写的倍频器

  2. 直接用pll写的一个5倍时钟的倍频器，用modelsim已经验证好。

  3. 所属分类：硬件开发

    • 发布日期：2012-04-16
    • 文件大小：131kb
    • 提供者：denglisong149

  1. PLL 和 DLL 的区别

  2. PLL 和 DLL 的区别 DLL即Delay Lock Loop, 主要是用于产生一个精准的时间延迟, 且这个delay不随外界条件如温度,电压的变化而改变 而PLL即Phase lock loop, 主要是根据一个输入时钟产生出一个与输入时钟信号in phase的倍/除频时钟， 其中倍频时钟和输入、输出时钟in phase是最主要的应用

  3. 所属分类：硬件开发

    • 发布日期：2013-08-02
    • 文件大小：56kb
    • 提供者：liyafeng007

  1. 倍频器说明书

  2. 高精度低成本倍频器，倍频系数可设置，采用PLL锁相环技术，不仅实现频率精确倍频，还能同步相位

  3. 所属分类：硬件开发

    • 发布日期：2018-12-17
    • 文件大小：902kb
    • 提供者：weixin_43757439

  1. TMS320F28335时钟（1） -----PLL倍频器的初始化详解.docx

  2. 网上搜集，个人对28335时钟设置的理解，关于PLL倍频器的初始化设置

  3. 所属分类：硬件开发

    • 发布日期：2019-07-20
    • 文件大小：404kb
    • 提供者：ade3050

  1. C8051F120倍频函数

  2. 函数原型：void ClockConfig(void) 入口参数：无 出口参数：无 功能描述：系统时钟的初始化配置，采用PLL倍频22.1184M*4=88.4736M 完全按照芯片手册上的步骤给C8051F120单片机倍频，在我的单片机上倍频成功

  3. 所属分类：硬件开发

    • 发布日期：2014-07-05
    • 文件大小：2kb
    • 提供者：changshu1

  1. 菜鸟初入FPGA之PLL的简单实用

  2. FPGA 片内时钟管理单元 PLL,该单元可以实现系统时钟的分频、 倍频，是 FPGA 设计开发必备组件之一。下面一起来看看

  3. 所属分类：其它

    • 发布日期：2020-07-21
    • 文件大小：49kb
    • 提供者：weixin_38638596

  1. AD9779A的寄存器配置及PLL频带优化

  2. 随着科学技术的发展，通信、测量等各个领域对信号源的要求越来越高，高速任意波形发生器成为市场的热点。高速DAC作为任意波形发生器的关键部分，其性能对高速信号有着极大的影响。AD9779A是目前国内能买到的性能较高的高速DAC芯片，内部集成PLL倍频电路、同步控制、增益控制等功能模块，通过SPI接口和外部通信，可以设置优化各种功能以达到最佳性能。

  3. 所属分类：其它

    • 发布日期：2020-07-28
    • 文件大小：92kb
    • 提供者：weixin_38614417

  1. 模拟技术中的AD9779A的寄存器配置及PLL频带优化

  2. 随着科学技术的发展，通信、测量等各个领域对信号源的要求越来越高，高速任意波形发生器成为市场的热点。高速DAC作为任意波形发生器的关键部分，其性能对高速信号有着极大的影响。AD9779A是目前国内能买到的性能较高的高速DAC芯片，内部集成PLL倍频电路、同步控制、增益控制等功能模块，通过SPI接口和外部通信，可以设置优化各种功能以达到最佳性能。 　　1 AD9779A简介 　　AD9779A是Analog Devices公司生产的双通道16位高速宽动态范围数DAC，采样率1Gsps，允许高至奈

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：348kb
    • 提供者：weixin_38724154

  1. 通信与网络中的TI新型频率倍频器将讯号抖动幅度降低三倍

  2. 德州仪器 (TI) 宣布推出新型频率倍频器-CDCE706。该组件整合三组锁相回路 (PLL) ，其频率周期抖动幅度比现有解决方案减少七成，能将电磁干扰减至最小。并可以直接设定其六组输出频率，频率范围最高可达300MHz，可简化设计过程并降低系统成本，以及满足高效能通讯应用的新标准要求，例如无线基地台以及电信和数据通讯设备。 　　CDCE706采用TI射频硅锗制程，内建3组锁相回路可接受石英晶体、LVCMOS或差动输入，再根据1组频率讯号源产生6组频率输出。另外，还采用EEPROM技术，设计人员

  3. 所属分类：其它

    • 发布日期：2020-11-28
    • 文件大小：60kb
    • 提供者：weixin_38691220

  1. 8x PLL的特性-TCL流-sky130进程角的时钟倍频器-源码

  2. 8x PLL的特性-TCL流-sky130进程角的时钟倍频器 PLL作为时钟倍频器的块DIAGARAM如下： 这里M = 8 通过室内室温下130nm ss角的香料仿真测试 PD电路输出 红色：时钟2 \蓝色：时钟1 \橙色：向上信号\绿色：向下信号 分频器电路输出 红色：输出时钟蓝色：输入时钟 电荷泵（CP）输出 红色：电荷泵输出电压 VCO输出 PLL输出 预布局仿真的PLL输出如下： 红色：参考时钟蓝色：输出时钟除以8黄色：下降信号棕色：上升信号粉红色（顶部）：ChargePum

  3. 所属分类：其它

    • 发布日期：2021-02-12
    • 文件大小：87kb
    • 提供者：weixin_42162216

  1. 基于PLL倍频电路的设计与实现

  2. 锁相环由于其高集成度、良好的相位噪声和杂散特性，广泛的应用于通信、导航及遥测等领域。对于锁相环频率合成器，环路滤波器的设计对整个系统的性能起着决定性的影响。基于铷原子钟微波源的需求，文章利用锁相环技术设计了倍频电路。首先论述了锁相环的基本原理和环路滤波器的参数设计方法，然后利用ADS软件对锁相环的环路滤波器进行了设计和仿真。最后，将设计的环路滤波器应用于实际电路，并给出了测试结果。

  3. 所属分类：其它

  1. AD9779A的寄存器配置及PLL频带优化

  2. 随着科学技术的发展，通信、测量等各个领域对信号源的要求越来越高，高速任意波形发生器成为市场的热点。高速DAC作为任意波形发生器的关键部分，其性能对高速信号有着极大的影响。AD9779A是目前国内能买到的性能较高的高速DAC芯片，内部集成PLL倍频电路、同步控制、增益控制等功能模块，通过SPI接口和外部通信，可以设置优化各种功能以达到性能。 　　1 AD9779A简介 　　AD9779A是Analog Devices公司生产的双通道16位高速宽动态范围数DAC，采样率1Gsps，允许高至奈奎斯

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：486kb
    • 提供者：weixin_38741101
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