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  1. 锁相环PLL原理与应用

  2. 　　主要内容锁相环基本原理 一、锁相环基本组成 二、鉴相器（PD） 三、压控振荡器（VCO） 四、环路滤波器（LPF） 五、固有频率ωn和阻尼系数的物理意义 六、同步带和捕捉带

  3. 所属分类：C++

    • 发布日期：2009-07-21
    • 文件大小：230kb
    • 提供者：skyellow

  1. 锁相环（PLL）系统，鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF

  2. 锁相环技术原理 锁相环（PLL）系统，鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）

  3. 所属分类：C++

    • 发布日期：2009-08-13
    • 文件大小：541kb
    • 提供者：hu10900

  1. pll （锁相环）原理

  2. 详细介绍了锁相环的工作原理，入门作用，介绍了锁相环组成及系统

  3. 所属分类：专业指导

    • 发布日期：2009-11-02
    • 文件大小：307kb
    • 提供者：Gilbertking

  1. 锁相环的原理和应用.ppt

  2. 介绍锁相环电路的组成、基本工作原理。讨论锁相环（PLL）电路的各种实际应用和电路

  3. 所属分类：专业指导

    • 发布日期：2011-05-09
    • 文件大小：197kb
    • 提供者：shizq

  1. 锁相环(PLL)原理

  2. 一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成

  3. 所属分类：嵌入式

    • 发布日期：2011-06-04
    • 文件大小：293kb
    • 提供者：manche1999

  1. PLL原理讲义 一个典型的锁相环（PLL）系统

  2. 一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成，如图1， 从表1可知，如果输入端A和B分别送 2π 入占空比为50%的信号波形，则当两者 存在相位差θ时，输出端F的波形的 占空比与θ有关，见图3。将F输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与θ有关，这样，我 们就可以利用异或门来进行相位到电压 θ 的转换，构成相位检出电路。于是经积 图3 分器积分后的平均值（直流分量）为： U U = Vdd * θ/

  3. 所属分类：其它

  1. 锁相环（PLL）详解

  2. 锁相环（PLL）详解锁相环（PLL）详解锁相环（PLL）详解

  3. 所属分类：嵌入式

    • 发布日期：2011-11-22
    • 文件大小：21kb
    • 提供者：zhang0tie0min0

  1. 锁相环基本原理

  2. 锁相环 (phase-locked loop)为无线电发射中使频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL IC ,压控振荡器给出一个信号,一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VCO,直到相位差恢复！达到锁频的目的！!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

  3. 所属分类：电信

    • 发布日期：2013-08-30
    • 文件大小：1mb
    • 提供者：xz420898328

  1. 锁相环（PLL）电路设计与应用

  2. 锁相环（PLL）电路设计与应用，主要介绍环路滤波的设计

  3. 所属分类：硬件开发

    • 发布日期：2015-07-27
    • 文件大小：24mb
    • 提供者：qq_19651105

  1. 数字锁相环及其FPGA的实现

  2. 锁相环 (PLL) 的理论与研究日趋完善，应用范围遍及整个电子技术领域，如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。 随着集成电路技术的发展，集成锁相环和数字锁相环技术日趋成熟，不仅能够制成频率较高的单片集成锁相环路，还可以把整个系统集成到一个芯片上去，实现所谓的片上系统 SOC 。 因此，可以把全数字锁相环路 (ADPLL) 作为一个功能模块嵌入 SOC ，构成片内锁相环。这里在简单介绍片内全数字锁相环系列结构的同时，给出一种智能控制捕获范围中全数字锁相环（ ADP

  3. 所属分类：专业指导

    • 发布日期：2015-12-13
    • 文件大小：385kb
    • 提供者：qq_33364719

  1. 锁相环电路的基本组成

  2. 锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

  3. 所属分类：专业指导

    • 发布日期：2009-01-08
    • 文件大小：94kb
    • 提供者：jaffe007

  1. PMSM永磁同步电机FOC无感控制——滑模观测器+PLL锁相环模型

  2. 由于现代永磁同步电机控制原理（袁雷编）中缺少锁相环无感模型，特此供大家参考

  3. 所属分类：嵌入式

    • 发布日期：2018-04-26
    • 文件大小：40kb
    • 提供者：ssrsyang99

  1. PLL（锁相环）基本操作方法及仿真设计.pdf

  2. 本节介绍基本的PLL（锁相环）操作，并介绍将在本书中使用的术语。 PLL以稳定的晶体参考频率XTAL开始，通过R计数器将其分频为较低的频率。 该分频被称为比较频率（Fcomp），并且是相位检测器的输入之一。 相位频率检测器在被N分频器分频之后输出具有与比较频率和输出频率之间的相位误差成比例的平均DC值的电流。 比例常数称为Kφ。 该常数结果是电荷泵可以提供或吸收的电流的大小。 虽然将该项除以2π在技术上是正确的，但它是不必要的，因为它被本书中所有方程的VCO增益的另一个因子2π抵消。 因此在技

  3. 所属分类：其它

  1. 3--锁相环基本原理.pdf

  2. 锁相环基本原理介绍。一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成。介绍了使用4046B测试PLL参数等试验。

  3. 所属分类：电信

    • 发布日期：2019-12-29
    • 文件大小：431kb
    • 提供者：kkg89

  1. 三相锁相环SRF-PLL.zip

  2. 搭建的是SRF-PLL锁相环simulink仿真，实现了三相平衡情况下的稳态响应和暂态响应（电压跌落，相位突变），还有三相不平衡情况下的暂态响应，并对SRF-PLL工作原理进行了一定的分析。 内含mdl文件和m文件，压缩在一起了。m文件是画结果的波形图，可以自己添加到model properties下的StopFcn里面，把文件名字写在里面，这里m文件名字是plot_output，就输入plot_output;即可。 仿真是是用2016b做的，需要低版本的可以留言

  3. 所属分类：教育

    • 发布日期：2020-06-29
    • 文件大小：215kb
    • 提供者：weixin_46258853

  1. 如何根据数据表规格算出锁相环（PLL）中的相位噪声

  2. 也许你也会跟我一样认为典型数据表中的某些规格难以理解，这是因为其中涵盖了一些你不太熟悉的隐含惯例。对许多RF系统工程师而言，其中一种规格便是锁相环（PLL）中的相位噪声。

  3. 所属分类：其它

    • 发布日期：2020-07-16
    • 文件大小：111kb
    • 提供者：weixin_38604653

  1. 锁相环（PLL）偏离整数通道的频率点杂散问题

  2. 您曾设计过具有分数频率合成器的锁相环（PLL）吗？这种合成器在整数通道上看起来很棒，但在只稍微偏离这些整数通道的频率点上杂散就会变得高很多，是吧？如果是这样的话，您就已经遇到过整数边界杂散现象了 —— 该现象发生在载波的偏移距离等于到最近整数通道的距离时。

  3. 所属分类：其它

    • 发布日期：2020-07-16
    • 文件大小：111kb
    • 提供者：weixin_38546789

  1. 锁相环验证通行及锁定的建立

  2. 在尝试将锁相环（PLL）锁定时，你是否碰到过麻烦？草率的判断会延长调试过程，调试过程变得更加单调乏味。根据以下验证通行与建立锁定的程序，调试过程可以变得非常简单。

  3. 所属分类：其它

    • 发布日期：2020-07-16
    • 文件大小：106kb
    • 提供者：weixin_38502693

  1. 42_ZYNQ7020开发板Vivado配置IP核生成5路PLL（锁相环）

  2. MIO是固定管脚的，属于PS，使用时不消耗PL资源；EMIO通过PL扩展，使用时需要分配管脚，使用时消耗PL管脚资源；AXI_GPIO是封装好的IP核，PS通过M_AXI_GPIO接口控制PL部分实现IO，使用时消耗管脚资源和逻辑资源。 使用的板子是zc702

  3. 所属分类：网络攻防

    • 发布日期：2020-09-09
    • 文件大小：943kb
    • 提供者：weixin_39193953

  1. FPGA——pll锁相环配置及调用（基础篇）

  2. IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。简而言之，这里的 IP 即电 路功能模块。 IP 核在数字电路中常用于比较复杂的功能模块（如 FIFO、 RAM、 FIR 滤波 器、 SDRAM 控制器、 PCIE 接口等）设计成参数可修改的模块，让其他用户可以直接调用 这些模块。随着设计规模增大，复杂度提高，使用 IP 核可以提高开发效率，减少设计和调

  3. 所属分类：深度学习

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